ddr3,dimm在fpga上引脚分配规则,完全手打中文

1、FPGA BANK选择页面中的图是所选部件物理表示的架构视图。默认情况下， MIG 将使用推荐的选择，地址/控制BANK和数据BANK是根据V6对不同频率的规则限定的。选择您想要使用的BANK for内存接口，你用不着选择的实际的引脚。默认情况下MIG将使用所选bank中的任意引脚for内存接口。 设计规则： 设计最大频率： o -1 FPGA 速度级器件： 400 MHz o -2 和-3 FPGA 速度级器件： 533 MHz o 只有-2 FPGA 速度等级的 CXT 设备只要303 MHz支持 o 低功耗V6设备只需303303 MHz 频率超过333 MHz，只有数据宽度低于72位被容许。频率低于333 MHz 数据宽度低于144 位被允许 内存类型、 内存部件和数据宽度被限制基于所选的 FPGA 器件、 FPGA 器件速度等级和设计频率 BANK的选择规则： 地址/控制组只能选择在内部列BANK 第一个选定的地址/控制组将有 CK 0 和 CK #0 引脚 包含CK 0 和 CK #0的BANK，会有该MMCM应用与该H-Row 对于设计频率400 MHz或更高，只有内部列

2、BANK被允许用于数据组的选择。对于设计频率为400 MHz以下，内部和外部列BANK被允许数据组的选择 o 内部或外部列BANK被唯一的允许for选择 位于，包含CK 0和CK #0 的BANK的上面一行、 下面一行和同一行，的内外侧BANK,是可用的for数据组引脚选择 此限制被一个称为vicinity box 的边界箱描述 系统时钟组只能被选择在包含GC引脚的BANK或者位于，和分配的MMCM同一H-ROW的内部BANK。 控制和状态引脚即sys_rst，error等，在系统时钟BANK中分配. 由于采用不同的电压标准，系统时钟组与其余的设计组针脚 （地址/控制组和数据组） 不能共存于同一BANK。 一个主BANK必须被选择for每个列,假如系统时钟BANK不能作为主BANK 引脚分配规则： 地址/控制组： o 包含 A、BA、 CK、 CK #、 CKE、 CS #、 RAS #、 CAS #、 WE #、 ODT， RESET # o 只能选择内部列BANK o 内存时钟信号 （CK 0 和 CK#0) 分配给差分对引脚 （P N pair） o VRN/VRP 引脚若被用于

3、引脚分配，DCI级联应该被采用，用以支持地址/时钟的 DCI 标准 PS: XILINX公司的Virtex系列FPGA芯片上，每个BANK都有一对VRP/VRN管脚。VRP/VRN管脚是一对多功能管脚，当一个BANK使用到某些DCI（Digitally Controlled Impedance数控阻抗）接口电平标准时，需要通过该BANK的VRP/VRN管脚接入参考电阻。此时，VRN通过一个参考电阻R上拉到Vcco，VRP通过一个参考电阻R下拉到地。VRP/VRN管脚提供一个参考电压供DCI内部电路使用，DCI内部电路依据此参考电压调整IO输出阻抗与外部参考电阻R匹配。当使用到DCI级联时，仅主BANK（master）需要通过VRP/VRN提供参考电压，从BANK（slave）不需要使用VRP/VRN，从BANK的VRP/VRN管脚可当成普通管脚使用。当VRP/VRN不用于DCI功能时，可用于普通管脚。不需要VRP/VRN外接参考电阻的DCI输出接口电平标准有：HSTL_I_DCI HSTL_III_DCI HSTL_I_DCI_18 HSTL_III_DCI_18 SSTL2_I_DC

4、I SSTL18_I_DCI SSTL15_DCI不需要VRP/VRN外接参考电阻的DCI输入接口电平标准有：LVDCI_15 LVDCI_18 LVDCI_25 LVDCI_DV2_15 LVDCI_DV2_18 LVDCI_DV2_25 o 如果数据组没分配到地址/控制BANK，VREF引脚可以用来分配 数据组: o 包含 DQ、DM、DQS 和 DQS # 信号 o DQS由，与，和它对应的DQS 和 DQS # 引脚，相关的DQ 和DM引脚构成 o DQS 和 DQS # 引脚必须分配到P-N对。 o 一个BANK中的每一个DQS组被分配到，为BUFIO预留的CC-P引脚 o在一个分配给数据组引脚的BANK列中，至少有一个BANK应该有为BUFR保留的CC-P引脚 o VREF 针脚不能用于引脚分配 o 如果在一个BANK中，VRN VRP 引脚被用于引脚分配，又要支持 DCI，那DCI 级联功能就被应用。在这种情况下，必须选择一个主BANK。 系统时钟组： o 组成 o design时钟： sys_clk_p，sys_clk_n （差分） 或 sys_clk （单端） o 参

5、考时钟： clk_ref_p，clk_ref_n 或 clk_ref o sys_rst，design复位引脚 o error 和 phy_init_done 状态引脚 o在DIMM设计中，这组还包含Sda 和 scl 引脚 o 在ECC可用的设计中，这一组还包括ECC error引脚 app_ecc_multiple_err o error 引脚分配只为了example designs o 只能分配到内部列BANK。 o如果system时钟BANK是BANK24 25，34，35中任一个 GC 引脚分配给design时钟和参考时钟， o CC引脚被分配给design时钟和参考时钟，假如system时钟BANK位于地址/控制BANK H-ROW of allocated MMCM(即使此BANK是BANK24 25，34，35中任一个) o 这一组是2.5 v IO 标准 主BANK： o 除了system时钟BANK，任何一个in a given column of banks which are only within the vicinity的BANK可以被选作主BANK o 主

6、BANK必须有未使用的 VRN/VRP 引脚。 O任何在given列的数据组BANK当做从BANK，假如一个主BANK被选择在这一列，同样的被given在生成的 UCF 文件中 BUFR 分配规则： o 在BANK列中，如果有数据组引脚分配，那至少有一个BANK必须有 CC_P引脚被预留给 BUFR o 在BANK列中，如果只有一个BANK分配给数据组引脚，那么在同一个BANK必须预留CC-P引脚给 BUFR o 上述规则对x8 and x16 part designs有效 o 对于x4 part designs,为了在单个BANK容纳更多的数据宽度，BUFR常常被分配在所选的数据组BANK的上方或下方BANK o 在BANK列中，如果有两个连续的BANK分配给数据组引脚，那么数据组bank（of地址/控制BANK行）必须预留CC P pin为 BUFR o在BANK列中，如果有三个连续的BANK分配给数据组引脚，那么中间的BANK必须预留CC-P引脚给 BUFR o在BANK列中，如果有两个BANK分配给数据组针脚and介于中间的bank（地址/控制BANK行） 处于空闲状态，那么一

7、个CC-P引脚被保留在相同的空闲BANK o 如果数据组附近只有两个BANK行，在BANK列中如果一个BANK分配数据组引脚和另一个BANK分配给非数据组针脚 （地址/对照组或系统时钟组），非数据组bank必须有 CC-P引脚被预留给 BUFR o如果数据组附近有三个BANK行，在BANK列中如果至少一个BANK分配给数据组引脚and中间的BANK（地址/控制bank行）分配给非数据组引脚（地址/控制组或系统时钟组），非数据组BANK会有 CC-P pin 预留 给BUFR 对于任何组，引脚分配的优先顺序如下： o 在给定的BANK列，引脚分配偏好降序排列。遵从BANK自顶向下的顺序 o在给定的BANK中，引脚分配按自顶向下的顺序 o 列的优先顺序： 内部左边列、 内部右边列、 外部左边列，外部右边列 注释： 它是不可能在不使用内部 VREF option的情况下，用一个在单个BANK中的8位part适配一个8位设计 地址/控制组需要26个引脚 需要预留一个额外的引脚为BUFR在地址/控制BANK,见上文 BUFR 分配规则 可用的 IOs(AIOs) 有 13个 （40-27) 有关选择数据在地址/控制BANK，可用 IO(AIO) 将变为 11个， o 由于 8 位数据共需要12 个引脚，所以不可能使用地址/控制BANK分配数据组 选择步骤： 按下“ Deselect Banks “位于BANK选择页面的底部 选择地址/控制组在任何可用的BANK 在临近的box中任何可用的BANK中选择数据组 选择系统时钟组在可用的BANK中 假如需要的话，为给出的列选一个主BANK 为了更好的性能，建议让所有的group互相挨着

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