数字电子技术基础第4章数字电子技术基础
72页1、(4-1),数字电子技术基础,(4-2),第4章 触发器,(4-3),第4章 触发器,概述 4.1 基本触发器 4.2 同步触发器 4.3 边沿触发器 4.4 触发器的电气特性,(4-4),概 述,数字电路:分组合逻辑电路和时序逻辑电路两大类。 组合逻辑电路的基本单元是门电路。 时序逻辑电路的基本单元是触发器。,一、对触发器的基本要求 1、具有两个能自行保持的稳态0状态和1状态(0状态和1状态表征触发器的存储内容) 2、能够接收、保存和输出信号,即外加触发信号时,电路的输出状态可以翻转;在触发信号消失后,能将获得的新态保存下来。 二、触发器的现态和次态 现态Qn触发器接收输入信号之前的状态 次态Qn+1触发器接收输入信号之后的状态 (现态Qn和次态Qn+1的逻辑关系是研究触发器工作原理的基本问题),(4-5),从电路结构不同分 1、基本触发器 2、同步触发器 3、边沿触发器,从逻辑功能不同分 1、RS触发器 2、JK触发器 3、D触发器 4、T触发器 5、T触发器,三、触发器的分类,触发器,基本触发器,同步触发器,边沿触发器,输入信号直接加到输入端,是触发器的基本电路结构,是构成其他类
2、型触发器的基础。,输入信号经过控制门输入,控制门受时钟信号CP控制。,只在时钟信号CP的上升沿或下降沿时刻,输入信号才能被接收。,(4-6),4.1 基本触发器,4.1.1 用与非门组成的基本触发器,信号输入端低电平有效,一、电路组成和逻辑符号,用两个与非门交叉连接构成,电路组成,逻辑符号,(4-7),1,0,0,1,1 0,0,二、工作原理,(4-8),0,1,1,0,0 1,1,(4-9),1 1,不变,(4-10),0,0,1,1,?,0 0,不定,(4-11),Q = Q,“保持”,Q = 0,0 态,“置 0”或“复位” (Reset),Q = 1,1 态,“置 1”或“置位” (Set),1 态,0 态,信号同时撤消:,状态不定 (随机),总结:,1、,2、,3、,4、,(4-12),基本RS触发器的特性表,(4-13),基本RS触发器的特性表,基本RS触发器的简化特性表,(4-14),次态Qn+1的卡诺图,特性方程,触发器的特性方程就是触发器次态Qn+1与输入及现态Qn之间的逻辑关系式,(4-15),状态图,描述触发器的状态转换关系及转换条件的图形称为状态图,0,1,1/
3、,1/,10/,01/,(4-16),波形图,反映触发器输入信号取值和状态之间对应关系的图形称为波形图,置1,置0,置1,置1,置1,保持,不允许,不定,(4-17),(4-18),4.1.2 用或非门组成的基本触发器,用两个或非门交叉连接构成,电路组成,(4-19),或非门组成的基本RS触发器的状态转换表,R高电平有效置0,S高电平有效置1,(4-20),基本RS触发器的特点:,主要优点 (1)结构简单,仅由两个与非门或者或非门交叉连接构成。 (2)具有置0、置1和保持功能,其特性方程为 存在问题 (1)电平直接控制,即由输入信号直接控制触发器的输出,电路抗干扰能力下降 (2)R、S之间存在约束,即两个输入不能同时为高电平。,(4-21),4.1.3 集成基本触发器,一、CMOS 集成基本触发器,1. 由与非门组成:CC4044,内含 4 个基本 RS 触发器,2. 由或非门组成:CC4043(略),三态 RS 锁存触发器特性表,(4-22),二、TTL 集成基本触发器,74279、74LS279,(4-23),4.2 同步触发器,在数字系统中,如果要求某些触发器在同一时刻动作,就必
4、须给这些触发器引入时间控制信号。 时间控制信号也称同步信号,或时钟信号,或时钟脉冲,简称时钟,用CP (Clock Pulse) 表示。 CP控制时序电路工作节奏的固定频率的脉冲信号,一般是矩形波。 具有时钟脉冲CP控制的触发器称为同步触发器,或时钟触发器,触发器状态的改变与时钟脉冲同步。,(4-24),一、电路组成及工作原理,1. 电路及逻辑符号,曾用符号,国标符号,4.2.1 同步RS触发器,与非门G1、G2构成基本触发器,与非门G3、G4是控制门,输入信号R、S通过控制门进行传送,CP称为时钟脉冲,是输入控制信号。,(4-25),2. 工作原理,从右上图所示电路可以看出,CP=0时控制门G3、G4被封锁,基本触发器保持原来状态不变。只有当CP1时控制门被打开后,输入信号才会被接收,而且工作情况与右下图所示的由与非门构成的基本RS触发器电路没有什么区别。因此,可列出特性表如下。,(4-26),特征方程,当 CP = 0,保持,当 CP = 1,对照由与非门构成的基本 RS 触发器的逻辑功能也可以得到上式的特征方程。,由特性表可列出特征方程如下。,从右图所示的电路也可以推导出特征方程
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