数字电子技术基础第4章数字电子技术基础
(4-1),数字电子技术基础,(4-2),第4章 触发器,(4-3),第4章 触发器,概述 4.1 基本触发器 4.2 同步触发器 4.3 边沿触发器 4.4 触发器的电气特性,(4-4),概 述,数字电路：分组合逻辑电路和时序逻辑电路两大类。 组合逻辑电路的基本单元是门电路。 时序逻辑电路的基本单元是触发器。,一、对触发器的基本要求 1、具有两个能自行保持的稳态0状态和1状态（0状态和1状态表征触发器的存储内容） 2、能够接收、保存和输出信号，即外加触发信号时，电路的输出状态可以翻转；在触发信号消失后，能将获得的新态保存下来。 二、触发器的现态和次态 现态Qn触发器接收输入信号之前的状态 次态Qn+1触发器接收输入信号之后的状态 （现态Qn和次态Qn+1的逻辑关系是研究触发器工作原理的基本问题）,(4-5),从电路结构不同分 1、基本触发器 2、同步触发器 3、边沿触发器,从逻辑功能不同分 1、RS触发器 2、JK触发器 3、D触发器 4、T触发器 5、T触发器,三、触发器的分类,触发器,基本触发器,同步触发器,边沿触发器,输入信号直接加到输入端，是触发器的基本电路结构，是构成其他类型触发器的基础。,输入信号经过控制门输入，控制门受时钟信号CP控制。,只在时钟信号CP的上升沿或下降沿时刻，输入信号才能被接收。,(4-6),4.1 基本触发器,4.1.1 用与非门组成的基本触发器,信号输入端低电平有效,一、电路组成和逻辑符号,用两个与非门交叉连接构成,电路组成,逻辑符号,(4-7),1,0,0,1,1 0,0,二、工作原理,(4-8),0,1,1,0,0 1,1,(4-9),1 1,不变,(4-10),0,0,1,1,？,0 0,不定,(4-11),Q = Q,“保持”,Q = 0,0 态,“置 0”或“复位” (Reset),Q = 1,1 态,“置 1”或“置位” (Set),1 态,0 态,信号同时撤消：,状态不定 (随机),总结：,1、,2、,3、,4、,(4-12),基本RS触发器的特性表,(4-13),基本RS触发器的特性表,基本RS触发器的简化特性表,(4-14),次态Qn+1的卡诺图,特性方程,触发器的特性方程就是触发器次态Qn+1与输入及现态Qn之间的逻辑关系式,(4-15),状态图,描述触发器的状态转换关系及转换条件的图形称为状态图,0,1,×1/,1×/,10/,01/,(4-16),波形图,反映触发器输入信号取值和状态之间对应关系的图形称为波形图,置1,置0,置1,置1,置1,保持,不允许,不定,(4-17),(4-18),4.1.2 用或非门组成的基本触发器,用两个或非门交叉连接构成,电路组成,(4-19),或非门组成的基本RS触发器的状态转换表,R高电平有效置0,S高电平有效置1,(4-20),基本RS触发器的特点：,主要优点 （1）结构简单，仅由两个与非门或者或非门交叉连接构成。 （2）具有置0、置1和保持功能，其特性方程为 存在问题 （1）电平直接控制，即由输入信号直接控制触发器的输出，电路抗干扰能力下降 （2）R、S之间存在约束，即两个输入不能同时为高电平。,(4-21),4.1.3 集成基本触发器,一、CMOS 集成基本触发器,1. 由与非门组成：CC4044,内含 4 个基本 RS 触发器,2. 由或非门组成：CC4043(略),三态 RS 锁存触发器特性表,(4-22),二、TTL 集成基本触发器,74279、74LS279,(4-23),4.2 同步触发器,在数字系统中，如果要求某些触发器在同一时刻动作，就必须给这些触发器引入时间控制信号。 时间控制信号也称同步信号，或时钟信号，或时钟脉冲，简称时钟，用CP (Clock Pulse) 表示。 CP控制时序电路工作节奏的固定频率的脉冲信号，一般是矩形波。 具有时钟脉冲CP控制的触发器称为同步触发器，或时钟触发器，触发器状态的改变与时钟脉冲同步。,(4-24),一、电路组成及工作原理,1. 电路及逻辑符号,曾用符号,国标符号,4.2.1 同步RS触发器,与非门G1、G2构成基本触发器，与非门G3、G4是控制门，输入信号R、S通过控制门进行传送，CP称为时钟脉冲，是输入控制信号。,(4-25),2. 工作原理,从右上图所示电路可以看出，CP=0时控制门G3、G4被封锁，基本触发器保持原来状态不变。只有当CP1时控制门被打开后，输入信号才会被接收，而且工作情况与右下图所示的由与非门构成的基本RS触发器电路没有什么区别。因此，可列出特性表如下。,(4-26),特征方程,当 CP = 0,保持,当 CP = 1,对照由与非门构成的基本 RS 触发器的逻辑功能也可以得到上式的特征方程。,由特性表可列出特征方程如下。,从右图所示的电路也可以推导出特征方程。,(4-27),二、主要特点,1. 时钟电平控制,CP =1期间触发器接收输入信号；CP =0期间触发器保持状态不变。与基本RS触发器相比，对触发器状态的转变增加了时间控制。多个这样的触发器可以在同一个时钟脉冲控制下同步工作，这给用户的使用带来了方便而且由于这种触发器只在CP =1时工作，CP =0时被禁止所以其抗干扰能力也要比基本RS触发器强得多。,2. RS 之间有约束,同步RS触发器在使用过程中，如果违反了RS0的约束条件，则可能出现下列四种情况： CP =1期间，若R=S=1，则将出现Q端和Q端均为高电平的不正常情况。 CP =1期间，若R、S分时撤销，则触发器的状态决定于后撤销者。,(4-28), CP =1期间，若R、S同时从1跳变到0 则会出现竞态现象，而竞争结果是不能预先确定的。 若R=S=1时CP突然撤销，即从1跳变到0，也会出现竞态现象，而竞争结果是不能预先确定的。,(4-29),一、电路组成及工作原理,（CP = 1期间有效）,4.2.2 同步D触发器,在同步RS触发器的基础上，增加了反相器G5，通过它把加在S端的D信号反相后送到了R端。如右图。,(4-30),1、时钟电平控制，无约束问题 在CP=1期间，若D=1，则Qn+1=1；若D=0，则Qn+1=0，即根据输入信号D取值不同，触发器既可以置1，也可以置0。 由于电路是在同步RS触发器基础上经过改进得到的，所以约束问题不存在。 2、 CP=1时跟随，下降沿到来时才锁存 CP=1期间，输出端随输入端的变化而变化；只有当CP脉冲下降沿到来时才锁存，锁存的内容是CP下降沿瞬间D的值。,二、主要特点,(4-31),三、集成同步 D 触发器,1. TTL：74LS375,(4-32),状态图,波形图,同步D触发器的特性方程：,CP=1，Q跟随D变化；CP下降沿锁存。,(4-33),边沿触发器是利用时钟脉冲的有效边沿（上升沿或下降沿）将输入的变化反映在输出端，而在CP=0及CP=1不接收信号，输出不会误动作。 边沿触发器CP脉冲上升沿或下降沿进行触发。 正边沿触发器CP脉冲上升沿触发。 负边沿触发器CP脉冲下降沿触发。 边沿触发方式，可提高触发器工作的可靠性，增强抗干扰能力。,4.3 边沿触发器,(4-34),4.3.1 边沿 D 触发器,一、电路组成,从 主,二、工作原理,CP=1期间，主被打开，主接收 跟随D( ),此时从被封锁，Q不变。,CP到来时，主被封锁， CP前夕接收的D被锁存，同时从被打开，从按主的内容更新,（CP时刻有效）,是直接置1端，,=0时，Q=1,是直接置0端，,=0时，Q=0,由两个同步D构成,符号,也叫异步输入端,(4-35),三 主要特点,1 CP=1期间，主接收跟随D( )，从(Q)不变。 CP到来时， CP前夕的D被主锁存，从按主的内容更新: ，抗干扰能力极强,2 具有置0置1功能。,3 无约束问题。,波形图,QM,从 主,(4-36),四、 集成边沿D 触发器,(一) CMOS 边沿 D 触发器,CC4013 (双 D 触发器),符号,引出端 功能,特性表,CP 上升沿触发,(4-37),(二) TTL 边沿 D 触发器,7474 (双 D 触发器),符号,引出端 功能,特性表, ,CP 上升沿触发,7474,(4-38),4.3.2 边沿 JK 触发器,一、电路组成及符号,二、工作原理,J K,冗余项,CP 下降沿有效,(4-39),三 主要特点,1 CP=1期间，主接收跟随J、K ( )，从(Q)不变。 CP到来时， CP前夕的J、K被主锁存，从按主的内容更新: ，抗干扰能力极强,2 具有置0置1、保持和翻转功能。,3 J、K间无约束。,JKFF特性表,(4-40),四、波形图,设输出端 初态为 0,Q,J = K = 0 保持,J = K = 1 翻转,J=0 K=1 置0,J=1 K=0 置1,(4-41),五、 集成边沿 JK 触发器,(一) CMOS 边沿 JK 触发器,CC4027,国 标 符 号,(4-42),CC4027特 性 表,(4-43),（二）TTL 边沿 JK 触发器,CP 下降沿触发,异步复位端 RD、异步置位端 SD 均为低电平有效,74LS112 (双 JK 触发器),图略,(4-44),4.3.3 边沿触发器的功能分类、 功能表示方法及转换,一、边沿触发器逻辑功能分类 1、JK触发器 凡具有保持、置1、置0、翻转功能的电路都称为JK型时钟触发器，简称JK触发器。,(4-45),CP下降沿(或上升沿)有效,特性表,特性方程,(4-46),特性表,CP下降沿(或上升沿)时刻有效,特性方程,2、D型触发器 凡具有置1、置0功能的电路都称为D型时钟触发器，简称D型触发器或D触发器。,(4-47), 逻辑符号, 特性表, 特性方程,凡具有保持、翻转功能的电路，即当T=0是保持状态不变，T=1时翻转的电路，都称为T型时钟触发器，简称T型触发器或T触发器。,3、T型触发器,CP下降沿(或上升沿)有效,(4-48),T触发器特性方程：,与JK触发器的特性方程比较，得：,JK触发器T触发器,(4-49),D触发器T触发器,(4-50), 特性表, 特性方程,CP下降沿(或上升沿)有效,3、T型触发器 凡是每来一个时钟脉冲就翻转一次的电路，都称为T型时钟触发器。, 逻辑符号,(4-51),与JK触发器的特性方程比较，得：,JK触发器T触发器,T触发器的特性方程：,变换T触发器的特性方程：,(4-52),D触发器T触发器,(4-53),触发器五种逻辑功能的比较,无约束， 但功能少,无约束， 且功能强,令 J = K = T 即可,令J = K = 1 即可,(4-54),注 意,(1) 弄清时钟触发沿是上升沿还是下降沿？,(2)弄清有无异步输入端？异步置 0 端和异步置 1 端是低电平有效还是高电平有效？,(4) 边沿触发器的逻辑功能和特性方程与同步触发器的相同，但由于触发方式不一样，因此，它们的逻辑功能和特性方程成立的时间不同。边沿触发器的逻辑功能和特性方程只在时钟的上升沿(或下降沿)成立。,(3) 异步端不受时钟 CP 控制，将直接实现置 0 或置 1。触发器工作时，应保证异步端接非有效电平。,(4-55),二 边沿触发器逻辑功能表示方法,1、特性表、卡诺图、特性方程,表示方法：特性表、卡诺图、特性方程、状态图和时序图。,(一) 特性表(真值表),(4-56),(二)卡诺图,D 触发器：,JK 触发器：,(三)特性方程,D 触发器：,JK 触发器：,(4-57),2、状态图和时序图,(一) 状态图,D 触发器：,D =
