波峰焊用PCB防连焊设计案例解析 论文
5页1、波峰焊用PCB防连焊设计案例解析前言本文摘自作者”波峰焊工艺时PCB所对应的DFM” 一文中的5.2.1连焊对应. 想通过对各种优 秀设计案例的解读,使PCB设计者普及DFM常识,并对波峰焊后焊接缺陷的成因进行判定以便制定对 策.在表面贴装技术日新月异的今天,需求的推动使部品的小型化高速发展.许多小型器件波峰焊 接工艺已不能对应.本文论述的波峰焊接的工程能力极限是:表面贴装类:IC, pitch=0.5mm、chip, 1005(0402)、通孔插装类:连接器,插座/插针pitch=1.25 mm.定义:文中未注明的尺寸标注均为mm.所有与波峰焊接相关的图片自右向左为DIP方向.简称: 波峰焊接=WS,印制线路板=PCB,平行=/,垂直=. 表面贴装技术=SMT,通孔打装技术=THT,焊盘=Pad, 间距/中心距=pitch 焊盘间距离= 间隙 波峰焊接面/焊接起始面=B面 热风整平=HASL 元件面/焊接终止面=A面 非金属化孔=NPTH PCB在 WS时的前进方向=DIP方向 金属化孔=PTH 阻焊/Solder Mask =SM 导通孔=Via 缺陷=NG 阻焊定义焊盘=SMD
2、铜箔定义焊盘=NSMD 回流焊接=REF热膨胀系数=CTE器件本体底部到引脚底部的垂直距离=Stand Off可制造性设计=DFM元件孔直径与引脚直径的差=AT5.2.1连焊对应:连焊又称短路(short)或桥接(bridge),量产中在NG项中占比例较高,若能改善,则生产成本 有望降低.但实际上尽管设计人员一直在持续改善。并执行各种专家所建议的WS工艺条件,但面对飞 速发展的高密度PCB及小型化的部品,实际收效不大.可喜的是一些品牌公司在家电、汽车电子方面有 些不俗的设计案例,令人耳目一新,下文中当尽可能量化地进行说明。5.2.1.1 布局前文已定义DIP方向,在此再强调一下.当某器件的成排引脚先后通过焊料波时称/DIP方向,反之 成排引脚同时通过焊料波称为LDIP方向。因此,如图5-2-1, QFP的成排引脚先后通过焊料波,虽在几何 意义上引脚排与DIP方向并不平行,但在本文中认为此布局按规定仍是/DIP方向。不论是SMT或THT器件,其引脚间连焊的机率与其或DIP方向密切相关,早在80年代初,美 国COOPER公司就来华交流其实验结果,其大意如下:在器件引脚密度及相同工艺条件下,
3、上DIP方向的 IC(THT)连焊数是/DIP方向的十倍。这与我们二十多年的实践经验基本相符,反之一些国内学者 对WS的连焊理论以流体力学入手说得“头头是道”。但却忽略了 DIP方向所造成的巨大影响,实为憾事。 我们对此的认识大致如下:当成排焊点/DIP方向时,依次离开焊料波的前一焊点会把分离时没有被焊 料波拉走多余的焊料向后一相邻焊点顺序传递,仅当最后一焊点离开焊料波时有所不同,因为此时多余 焊料没有可传递的路径。在与焊料波分离时,没有被焊料波拉走的多余焊料,在表面张力的作用下,形 成回弹,使最后离开的焊点与其邻近(倒数第二)的焊点间连焊机率大增。以双列直插THT IC为例,N 个IC在/DIP方向时可能的连焊数量约是2 N.但对于DIP方向的IC,每个引脚都处于最后离开的位 置,此时可能的连焊数量将增加到(a/2 1)*2N(a=引脚数)。此类连焊所产生的原因是基于自然规律,设 计者并不能改变,所能做的第一步是使用正确的布局。在IPC-SM-782A section9.0中的3.2,建议高引 脚数及细间距(pitchM0.63MM)时的SOIC不用于WS,图5-2-3是IPC-SM
4、-782A中图3-9,它表达了 IPC-SM-782A 3.6.1.2总结出的两条,所有chip!DIP方向,所有SOP IC/DIP方向.但鉴于SMT 及产品的高速发展,第一条规定并不符合实际的需求。但第二条在今天看来,若想使焊接缺陷保持在某 一水平(如1000PPM)时,则是不得不遵守的.图5-2-4是松下公司95年录相机主板,SOP ,QFP,SOT-23的 布局都/DIP方向,无一例外。图5-2-5是先锋公司近期汽车电子产品,QFP、SOP、SOT、3216(1206) 阻排的布局也全部/DIP方向。”无一例外”或”全部”遵守是设计者保证品质与低成本生产的前提,当因 结构或功能原因不能满足布局考虑时,虽能在pad形状,尺寸上做对应,但因交互影响可能导致连焊的不 确定性.因此对所有SMT器件,尤其是pitch在0.5-0.8mm的QFP、SOP、SOT、阻排,容排,因其们与外 部结构件可以不相关联,应”无一例外”满足本文所称/DIP方向。但THT类的排针(座)及各种接口,卡座,尤其是pitch在1.25- 2.0mm时,只能尽量在布局时使 其/DIP方向,由于结构及功能的原因有可
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