《电子产品设计与制作综合实训》基于CPLD多功能数字钟的设计

1、南京工业职业技术学院项目技术报告电子产品设计与制作综合实训基于CPLD多功能数字钟的设计姓 名： 学 号： 组 号：班 级：指导教师： 提交日期： 年 月概 要本次实训通过自己的动手与老师的指导让我们让我们能够熟练掌握EDA软件（Max+plusII等）的使用，明白CPLD/FPGA的一般开发流程。能够完成电子产品设计、焊接、调试、故障排除到整机装配整个过程，能安装调试印制电路板；能够熟练使用常用测试仪器，如万用表、示波器和稳压电源；能够完成输入输出电路的设计，并能设计印制电路板，掌握基本的电路设计与制作方法和技巧，能够独立分析和解决一般性质的问题；以及部分元器件的封装，芯片EPM7128的引脚分布以及引脚功能、芯片的应用、工作原理、典型电路。掌握常见故障的处理方案与维修的基本技巧；掌握焊接、调试、故障排除到整机装配整个过程；能按照IPC工艺安装调试印制电路板。通过本次实习又一次加强了我们理论联系实际的能力，提高了我们的动手操作能力；通过每次的实习也进一步培养了我们沟通交流、团结协作和刻苦耐劳的精神。前 言我们已经进入了数字化和信息化的时代，其特点是各种数字产品的广泛应用。现代数字产品

2、在性能提高、复杂度增大的同时，其更新换代的步伐也越来越快，实现这种进步的因素在于生产制造技术和电子设计技术的进步。PLD器件和EDA技术的出现，改变了这种传统的设计思路，使人们可以立足于PLD芯片来实现各种不同的功能，新的设计方法能够由设计者自己定义器件内部逻辑和管脚，将原来由电路板设计完成的工作大部分放在芯片的设计中进行。这样不仅可以通过芯片设计实现各种逻辑功能，而且由于管脚定义的灵活性，减轻了原理图和印制板设计的工作量和难度，增加了设计的自由度，提高了效率。同时这种设计减少了所需芯片的种类和数量，缩小了体积，降低了功耗，提高了系统的可靠性。我们通过几个星期的实训，对芯片EPM7128的引脚分布以及 引脚功能、芯片的应用、工作原理、典型电路有一定的了解；实习使我们掌握基本电路的设计与制作方法和技巧，能够独立的分析解决一般性质的问题，在设计与制作过程中能够从经济性和环保性以及成品质量等方面去考虑，在设计与制作中能大胆的实践，开拓创新，能够将自己的想法体现到实际电路当中去；又培养了我与其他同学的团队合作、共同探讨、共同前进的精神。目 录 概述.2 前言.3一、项目设计.61.1 项目设计

3、要. .61.2 方案论述.61.3. 设计方式.71.4 实验环境.81.5 设计原理框图.8二、芯片介绍.92.1EPM7128SLC84器件介绍.9三、Max + plusII软件的介绍.103.1 Max + plusII概述.10 3.2 Max+plus功能简介.113.3 Max+plus设计过程. .14四、项目的设计与制作.203.1 分频功能实现.203.2 清零功能实现.213.3 计时功能实现.213.4 校时功能实现.223.5 译码功能的实现.253.6 闹铃模块.263.7 LED显示模块. .27五、系统电路图.284.1 系统功能. .284.2 多功能数字钟的原理图.284.3 PCB的绘制.29结论.30致谢.31参考文献.32附录附件1：元器件清单.33附件2：实物图.33一、项目设计1.1项目设计要求设计制作一个00-00-0099-99-99的多功能计时器，设计要求如下： 1.计时功能：完成00-00-0023-59-59的计时功能。 2.清零功能：在板上设置一个手动清零开关，通过它可以对电路实现实时的手动清零。 3.校时功能：可随时对电路进

4、行校时功能，可以任意改变时间的大小进行调时，达到时钟校时功能。 4.闹铃功能：在给定的时间闹钟响十秒钟，连续三次，同时设有闹钟清零开关，当不需要时可以关掉闹钟。目的：掌握各类计数器；掌握多个数码管显示的原理与方法；掌握使用VHDL语言的设计思想；对整个系统的设计有一个了解。1.2 方案论述本设计是基于CPLD的多功能数字钟设计。硬件界面为一个8位的LED数码管，时间显示方式为6位同时显示，即显示状态为：88：88：88。显示的时间制为24小时制。三个时间设定按键，分别为CLR模式选择键，SET设定键和KCLR数值修改键。按键功能介绍：CLR按键用来选择当前数字钟的工作模式，系统正常工作在模式0下，即模式0为正常时钟模式。当在正常时钟模式下第一次按下CLR键时，系统进入模式1，即闹铃模式，在此模式下可以通过SET和KCLR按键的配合使用来设定所需要的闹铃时间。当再一次按下CLR按键后系统进入手动校时模式，在此模式下通过SET和KCLR按键的配合使用，可以改变当前时间。SET按键则用于在不同的模式下选择当前设定的位置，比如当前设定的位置是小时，则再一次按下SET按键后当前设定的位置变为分钟

5、。KCLR按键用来将当前设定位置的时间值加1，此功能用于快速设定时间。电源采用+5V供电。整个设计的设计方式采用TOP-DOWN设计方法。多功能数字钟设计分为1个顶层模块和8个功能子模块。顶层模块名称为CLOCK.V。各功能子模块分别为：系统分频功能模块clk_generate.v、模式选择功能模块CLR_select.v、快速时间设置功能模块fast_settime.v、秒、分、时计时与时间调整模块time_CLR0.v、闹铃时间设置模块alarm_set.v、闹铃与整点报时模块alarm.v、7段显示译码模块decoder_7seg.v以及LED显示功能模块display.v。1.3. 设计方式 TOPDOWN设计，即自顶向下的设计。这种设计方法首先从系统设计入手，在顶层进行功能方框图的划分和结构设计。在功能级进入仿真和纠错，并用硬件描述语言对高层次的系统行为进行描述，然后用综合工具将设计转化为具体门电路网表，其对应的物理实现可以是PLD器件或专用集成电路。由于设计的主要仿真和调试过程是在高层次上完成的，这一方面有利于早期发现结构上的错误，避免设计工作的浪费，同时也减少了逻辑功能仿

6、真的工作量，提高了设计的一次成功率。整个设计的设计方式采用TOP-DOWN设计方法。多功能数字钟设计分为1个顶层模块和8个功能子模块。顶层模块名称为CLOCK.V。各功能子模块分别为：系统分频功能模块clk_generate.v、模式选择功能模块CLR_select.v、快速时间设置功能模块fast_settime.v、秒、分、时计时与时间调整模块time_CLR0.v、闹铃时间设置模块alarm_set.v、闹铃与整点报时模块alarm.v、7段显示译码模块decoder_7seg.v以及LED显示功能模块display.v。clk_generate.vCLR_select.vclock.vfast_settime.vtime_CLR0.valarm_set.valarm.vdecoder_7seg.vdisplay.v1.4 实验环境1.软件环境：Max+plusII2.硬件环境：ALTEA EPM7128SLC84-151.5 设计原理框图二、芯片介绍EPM7128SLC84器件介绍本次设计的核心器件采用ALTERA公司的CPLD可编程器件。ALTERA公司的MAX7000S系列CPLD有着较高的性价比。MAX7000S系列是基于ALTERA第二代MAX架构的高密度、高性能的PLD器件。MAX7000器件包含32256个可联结成16个宏单元组的逻辑阵列块的宏单元。 EPM7128SLC的PLCC封装EPM7128SLC84是MAX7000S家族成员之一，它有如下的特点:可用逻辑门个数为2500门，128个宏单元，8个逻辑陈列块，最大用户可用I/O口100个，支持5V在系统编程和符合IEEE.STD.1179r的JTAG下载接口，内建边界扫描测试电路，支持片上调试EPM7128SLC84-15的封装图如上图所示所示.三、Max + plusII软件的介绍1概 述Max+plus是Altera公司提供的FPGA/CPLD开发集成环

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