【2017年整理】存储系统性能 - 带宽计算
9页1、介绍遇到过很多同行、客户问我:“xxx 存储系统究竟最大支持多少【IOPS】?”,这真不好说,因为手里确实没有测试数据。更何况,IOPS 与 i/o size、random/sequential、read/write ratio、App threading-model、response time baseline 等诸多因素相关,这些因素组合起来便可以描述一种类型的 I/O,我们称之为【I/O profile】。不同的因素组合得到的 IOPS 都不一样,通常我们看到的【标称 IOPS】都是在某一个固定组合下测得的,拿到你自己的生产环境中,未必能达到标称值。这也是为什么要做前期的 performance analysis/sizing 的缘故。直到有人这样问我:“xxx 存储系统究竟最大支持多少【带宽】?我愣了下,仔细想想,硬件性能极限就摆在那,基于 bandwidth = Frequency * bit-width,而且很多需要的数据都是公开的,东拼西凑应该可以算出个大概。我并不是 Performance 专家,从未做过 Performance Consulting/Sizing 方面
2、的工作,最多也只是做过性能方面的分析/排错,所以这篇文章的准确性多半存在不靠谱的地方,读者斟酌着看吧。更多信息在读文章之前,建议先看一下如下计算公式和名词。计算公式: Real-world result = nominal * 70% - 我所标称的数据都是*70%( 性能计算:Little Law & Utilization Law)以尽可能接近实际数据,但如果另外提供了由资料获得的更为准确的数据,则以其为准。 Bandwidth = frequency * bit-width QPI 带宽:假设 QPI 频率=2.8 Ghz 2 bits/Hz (double data rate) 20 (QPI link width) (64/80) (data bits/flit bits) 2 (unidirectional send and receive operating simultaneously) 8 (bits/byte)= 22.4 GB/s术语: Westmere - Intel CPU 微架构的名称 GB/s - 每秒传输的 byte 数量 Gb/s - 每秒传输的 bi
3、t 数量 GHz - 依据具体操作而言,可以是单位时间内运算的次数、单位时间内传输的次数(也可以是 GT/s) 1byte = 8bits IOH - I/O Hub,处于传统北桥的位置,是一颗桥接芯片。 QPI - QuickPathInterconnect,Intel 前端总线(FSB)的替代者,可以认为是AMD Hypertransport 的竞争对手 MCH - Memory Controller Hub,内置于 CPU 中的内存控制器,与 CPU 直接通信,无需走系统总线 PCI Express(Peripheral Component InteconnectExpress, PCIe) - 一种计算机扩展总线(Expansion bus),实现外围设备与计算机系统内部硬件(包括 CPU 和 RAM)之间的数据传输。 Overprovisioning - 比如 48*1Gbps access port 交换机,通常只有 4*1Gbps uplink,那么 overprovisioning 比 = 12:1 PCI-E 2.0 每条 lane 的理论带宽是 500MB/s X5
4、8 相当于传统的北桥,只不过不再带有内存控制器,Code name = Tylersburg Lane - 一条 lane 由一对发送/接收差分线(differential line) 组成,共 4 根线,全双工双向字节传输。一个 PCIe slot 可以有 1-32 条 lane,以 x 前缀标识,通常最大是 x16。 Interconnect - PCIe 设备通过一条逻辑连接(interconnect)进行通信,该连接也称为Link。两个 PCIe 设备之间的 link 是一条点到点的通道,用于收发 PCI 请求。从物理层面看,一个 link 由一条或多条 Lane 组成。低速设备使用 single-lane link,高速设备使用更宽的 16-lane link。相关术语: address/data/control line 资源共享 -资源仲裁 时钟方案(Clock Scheme ) Serial BusPCI-E Capacity:Per lane (each direction): v1.x: 250 MB/s (2.5 GT/s) v2.x: 500 MB/s (5 G
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