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第二讲 Verilog 语法,Verilog模块module Verilog语法要素 Verilog数据类型及逻辑系统,2.1 模块module,模块是verilog设计中的基本功能块，在第一讲有简单交待，这里详细介绍模块内部构成,wire,reg和其它类型 的变量声明,数据流语句 （assign),低层模块实例,always和initial块，所有 行为语句都在块内,任务和函数,endmodule,module能够表示： 物理块，如IC或ASIC单元 逻辑块，如一个CPU设计的ALU部分 整个系统 每一个模块的描述从关键词module开始，有一个名称（如SN74LS74，DFF，ALU等等），由关键词endmodule结束module内部的5个部分： 变量声明 数据流语句 低层模块实例 行为描述块 任务和函数 每一部分在module内部出现的顺序是任意的 一个verilog源文件中可以有多个模块，且对排列顺序不做要求端口(Terminal),端口是模块与外界环境交互的接口．例如IC芯片的输入、输出引脚就是它的端口对于外部环境来讲，模块内部是不可见的，对模块的调用(实例引用)只能通过其端口进行。

这种特点为设计者提供了很大的灵活性：只要接口保持不变，模块内部的修改并不会影响到外部环境．我们也常常将端口称为终端(Terminal)模块端口等价于芯片的管脚（pin) 模块通过端口与外部通信,端口列表和端口声明,端口在模块名字后的括号中列出,端口可以说明为input, output及inout,端口等价于硬件的引脚(pin),,,input 输入端口 output 输出端口 inout 双向端口,端口声明,也可以采用类似ANSI C格式来声明端口,//D 触发器 module D_FF (input d, clk, clr, output reg q,qb); ………… ………… endmodule,module adder ( cout,sum,a,b,cin ); input [2:0] a,b; input cin; output cout; output [2:0] sum; assign {cout,sum}=a+b+cin; endmodule,例设计三位全加器,这个例子描述了一个三位的加法器从例子中可以看出整个Verilog HDL程序是嵌套在module和endmodule声明语句里的，只出现了一个assign语句。

模块名,端口列表,端口声明,数据流语句,例SR触发器模块,//SR 触发器 module SR_FF (Q, Q_n,S,R); output Q, Q_n; //端口声明 input S,R; nand n1(Q, S,Q_n); nand n2(Q_n,R,Q); endmodule,模块中的5个部分并没全部出现，只出现在低层次模块实例化,nand为verilog中的与非门门级原语部件,D触发器模块,//D 触发器 module D_FF (d, clk,clr,q,qb); output q, qb; input d,clk,clr; reg q, qb;//输出端口q, qb值保存 always @(posedge clk) begin if (clr) q=1’b0; else q=d; end not (qb,q); endmodule,该模块内包括always行为块语句,always块行为描述语句,,4位寄存器设计,module D_FF (d, clk, clr, q, qb); endmodule module REG4( d, clk, clr, q, qb); output [3: 0] q, qb; input [3: 0] d; input clk, clr; D_FF d0 (d[ 0], clk, clr, q[ 0], qb[ 0]); D_FF d1 (d[ 1], clk, clr, q[ 1], qb[ 1]); D_FF d2 (d[ 2], clk, clr, q[ 2], qb[ 2]); D_FF d3 (d[ 3], clk, clr, q[ 3], qb[ 3]); endmodule,,,模块中只出现在低层次模块实例化,,可以将模块的实例通过端口连接起来构成一个大的系统或元件。

在上面的例子中，REG4有模块DFF的四个实例注意，每个实例都有自己的名字(d0, d1, d2, d3)实例名是每个对象唯一的标记，通过这个标记可以查看每个实例的内部 实例中端口的次序与模块定义的次序相同 模块实例化与调用程序不同每个实例都是模块的一个完全的拷贝，相互独立、并行模块实例化(module instances),.端口与外部信号的连接,在调用模块时，可以用顺序连接和按名连接把模块定义的端口与外部信号连接起来 顺序连接：需要连接的信号需要与模块声明的端口列表一致； 按名连接：端口和外部信号按名字连接在一起.,D_FF d0 (d[ 0], clk, clr, q[ 0], qb[ 0]); D_FF d1 (d[ 1], clk, clr, q[ 1], qb[ 1]); D_FF d2 (d[ 2], clk, clr, q[ 2], qb[ 2]); D_FF d3 (d[ 3], clk, clr, q[ 3], qb[ 3]);,当设计大规模系统时，端口太多，记住端口顺序不大可能，可以采用按名连接方法不需要连接的端口直接忽略掉即可,D_FF d0 (.d(d[ 0]), .clk(clk), .clr(clr), .q(q[ 0]), .qb(qb[ 0]));,D_FF d0 (.d(d[ 0]), .clk(clk), .clr(clr), .q(q[ 0]));,2.2 Verilog 语法要素,标识符 关键词 空白和注释 常量 字符串 延时＃ 操作符,1.标识符(identifiers),标识符是用户在描述时给Verilog对象起的名字 标识符必须以字母(a-z, A-Z)或( _ )开头，后面可以是字母、数字、( $ )或( _ )。

最长可以是1023个字符 标识符区分大小写，sel和SEL是不同的标识符 模块、端口和实例的名字都是标识符 module MUX2_1 (out, a, b, sel); output out; input a, b, sel; not not1 (sel_, sel); and and1 (a1, a, sel_); and and2 (b1, b, sel); or or1 (out, a1, b1); endmodule,Verilog标识符,,,,合法和非法标识符,合法的： shift_reg_a busa_index bus263,非法的： 34net //不能用数字开头 a*b_net //不能含有非字母符号* n@263 //不能含有非字母符号@,1、用有意义的有效的名字如Sum 、CPU_addr等 2、用下划线区分词 3、采用一些前缀或后缀，如 时钟采用Clk 前缀：Clk_50，Clk_CPU； 低电平采用_n 后缀：Enable_n； 4、统一一定的缩写如全局复位信号Rst 5、同一信号在不同层次保持一致性，如同一时钟信号必须在各模块保持一致 6、参数采用大写，如SIZE 。

标识符书写注意事项：,2.关键词,Verilog HDL 定义了一系列保留字，叫做关键词注意只有小写的关键词才是保留字例如，标识符always (这是个关键词)与标识符ALWAYS(非关键词)是不同的always and assign begin buf buf if0 bufif1 case casex casez cmos deassign default defparam disable edge else end endcase endmodule endfunction endprimitive endspecify endtable endtask event for force forever fork function highz0 highz1 if ifnone initial inout input integer join large macrmodule medium module nand negedge nmos nor not notif0 notif1 or output parameter pmos posedge primitive pull0 pull1 pullup pulldown rcmos real realtime reg release repeat rnmos rpmos rtran rtranif0 rtranif1 scalared small specify specparam strong0 strong1 supply0 supply1 table task time trantranif0 tranif1 tri tri0 tri1 triand trior trireg vectored wait wand weak0 weak1 while wire wor xnor xor,3.空白符和注释,module MUX2_1 (out, a, b, sel); // Port declarations output out; input sel, // control input b, /* data inputs */ a; /* The netlist logic selects input ”a” when sel = 0 and it selects ”b” when sel = 1. */ not (sel_, sel); and (a1, a, sel_), (b1, b, sel); // What does this // line do? or (out, a1, b1); endmodule,格式自由 使用空白符提高可读性及代码组织。

Verilog忽略空白符除非用于分开其它的语言标记多行注释，在/* */内,4.整数常量和实数常量,,整数的大小可以定义也可以不定义整数表示为： ’ 其中 size ：大小，由十进制数表示的位数(bit)表示缺省为32位 base：数基，可为2(b)、8(o)、10(d)、16(h)进制缺省为10进制 value：是所选数基内任意有效数字，包括X、Z 实数常量可以用十进制或科学表示法表示Verilog中，常量(literals)可是整数也可以是实数,整数常量和实数常量,整数的大小可以定义也可以不定义整数表示为： 数字中（_）忽略，便于查看 没有定义大小(size)整数缺省为32位 缺省数基为十进制 数基(base)和数字(16进制)中的字母无大小写之分 当数值value大于指定的大小时，截去高位如 2’b1101表示的是2’b01 实数常量 实数可用科学表示法或十进制表示 科学表示法表示方式： ， 表示： 尾数×10指数,5.字符串（string),字符串要在一行中用双引号括起来，也就是不能跨行 字符串中可以使用一些C语言转义(escape)符，如\t \n 可以使用一些C语言格式符(如%b)在仿真时产生格式化输出： ”This is a normal string” ”This string has a \t tab and ends with a new line\n” ”This string formats a value: val = %b”,Verilog中，字符串大多用于显示信息的命令中。

Verilog没有字符串数据类型,,6.延时说明＃,,“#”用于说明过程(procedural)语句和门的实例的延时，但不能用。