进制相位键控(psk)调制器与解调器设计.ppt

8.11二进制相位键控（PSK） 调制器与解调器设计,相移键控PSK,数字信号对载波相位调制称为相移键控（即相位键控）PSK（ Phase－Shift Keying ） 数字相位调制（相位键控）是用数字基带信号控制载波的相位，使载波的相位发生跳变的一种调制方式 二进制相位键控用同一个载波的两种相位来代表数字信号 由于PSK系统抗噪声性能优于ASK和FSK，而且频带利用率较高，所以，在中、高速数字通信中被广泛采用绝对调相和相对调相,数字调相（相位键控）常分为： （ 1）绝对调相，记为 CPSK； （ 2）相对调相，记为 DPSK 对于二进制的绝对调相记为2CPSK，相对调相记为2DPSK1.绝对调相（ CPSK ）,所谓绝对调相即CPSK，是利用载波的不同相位去直接传送数字信息的一种方式 对二进制CPSK，若用相位π代表“0”码，相位0代表“1”码，即规定数字基带信号为“ 0”码时，已调信号相对于载波的相位为π；数字基带信号为“1”码时，已调信号相对于载波相位为同相按此规定，2CPS K信号的数学表示式为 式中θ0为载波的初相位受控载波在0、π两个相位上变化 关于CPSK波形的特点，必须强调的是：CPSK波形相位是相对于载波相位而言的。

因此 画 CPSK波形时，必须先把载波画好，然后根据相位的规定，才能画出它的波形2.相对调相（DPSK）,相对调相（相对移相），即DPSK，也称为差分调相，这种方式用载波相位的相对变化来传送数字信号，即利用前后码之间载波相位的变化表示数字基带信号的 所谓相位变化又有向量差和相位差两种定义方法 向量差是指前一码元的终相位与本码元初相位比较，是否发生相位变化而相位差是指前后两码元的初相位是否发生了变化 对同一个基带信号，按向量差和相位差画出的DPSK波形是不同的例如在相位差法中，在绝对码出现“1”码时，DPSK的载波初相位即前后两码元的初相位相对改变π出现“0”码时，DPSK的载波相位即前后两码元的初相位相对不变 在向量差法中，在绝对码出现“1”码时，DPSK的载波初相位相对前一码元的终相位改变π出现“0”码时，DPSK的载波初相位相对前一码元的终相位连续不变在画DPSK波形时，第一个码元波形的相位可任意假设由以上分析可以看出，绝对移相波形规律比较简单，而相对移相波形规律比较复杂 绝对移相是用已调载波的不同相位来代表基带信号的，在解调时，必须要先恢复载波，然后把载波与CPSK信号进行比较，才能恢复基带信号。

由于接收端恢复载波常常要采用二分频电路，它存在相位模糊，即用二分频电路恢复的载波有时与发送载波同相，有时反相，而且还会出现随机跳变，这样就给绝对移相信号的解调带来困难 而相对移相，基带信号是由相邻两码元相位的变化来表示，它与载波相位无直接关系，即使采用同步解调，也不存在相位模糊问题，因此在实际设备中，相对移相得到了广泛运用CPSK信号的产生,DPSK信号应用较多，但由于它的调制规律比较复杂，难以直接产生，目前DPSK信号的产生较多地采用码变换加 CPSK调制而获得 CPSK调制有直接调相法和相位选择法两种方法1.直接调相法,直接调相法的电路采用一个环形调制器 在CPSK调制中，当基带信号为正时，输出载波与输入同相，当基带信号为负时，输出载波与输入载波反相，从而实现了CPSK调制2.相位选择法,(相位选择法电路 ),相位选择法电路如上图所示，设振荡器产生的载波信号为 ，它加到与门1，同时该振荡信号经倒相器变为 ，加到与门2，基带信号和它的倒相信号分别作为与门1及与门2的选通信号基带信号为1码时，与门1选通，输出为 ；基带信号为 “0”码时，与门 2选通，输出为 ，即可得到CPSK信号。

DPSK信号的产生,1.相对移相信号（DPSK）的产生 2.绝对码一相对码变换关系 3.产生DPSK信号电路方框图,1.相对移相信号（DPSK）的产生,相对移相信号（DPSK）是通过码变换加 CPS K调制产生，其产生原理如下图所示这种方法是把原基带信号经过绝对码—相对码变换后，用相对码进行 C PS K调制，其输出便是 D P S K信号，即相对调相可以用绝对码一相对码变换加上绝对调相来实现2.绝对码一相对码变换关系,若假设绝对调相按“1”码同相，“0”码π相的规律调制；而相对调相按“1”码相位变化（移相π），“0”码相位不变规律调制按此规定，绝对码记为aK，相对码记为bK，绝对码一相对码变换电路如下图所示，,,绝对码一相对码之间的关系为 根据上述关系，绝对码与相对码（差分码）可以相互转换图（a）（b）分别为绝对码变为相对码的电路及波形,,图（a），（b）分别为相对码变为绝对码的电路及波形,3.产生DPSK信号电路方框图,DPSK信号的产生，先需将绝对码变换为相对码，然后用相对码对载波进行绝对调相，即可得到相对码调相（DPSK）信号 所介绍的绝对调相器均可产生DPSK信号，只需将绝对码变为相对码即可。

DPSK信号的解调,DPSK信号的解调方法有两种： 1.极性比较法（又称同步解调或相干解调） 2.相位比较法（是一种非相干解调）1.极性比较法,在极性比较法电路中，输入的CPSK信号经带通后加到乘法器，乘法器将输入信号与载波极性比较极性比较电路符合绝对移相定义（因绝对移相信号的相位是相对于载波而言的），经低通和取样判决电路后还原基带信号 若输入为DPSK信号，经极性比较法电路解调，还原的是相对码要得到原基带信号，还必须经相对码一绝对码变换器，由相对码还原成绝对码，得到原绝对码基带信号 DPSK解调器由三部分组成，乘法器和载波提取电路实际上就是相干检测器后面的相对码（差分码）—绝对码的变换电路，即相对码（差分码）译码器，其余部分完成低通判决任务2.相位比较法,,（DPSK相位比较法解调器原理框图）,,DPSK相位比较法解调器原理框图及其相应的波形图如上图示 其基本原理是将接收到的前后码元所对应的调相波进行相位比较，它是以前一码元的载波相位作为后一码元的参考相位，所以称为相位比较法或称为差分检测法 该电路与极性比较法不同之处在于乘法器中与信号相乘的不是载波，而是前一码元的信号，该信号相位随机且有噪声，它的性能低于极性比较法的性能。

输入的uDPSK信号一路直接加到乘法器，另一路经延迟线延迟一个码元的时间TB后，加到乘法器作为相干载波若不考虑噪声影响，设前一码元载波的相位为 ，后一码元载波的相位为 ，则乘法器的输出为,,,,经低通滤波器滤除高频项，输出为 式中 ，是前后码元对应的载波相位差 由调相关系知,,,,判为“1”,可直接解调出原绝对码基带信号 这里应强调的是，相位比较法电路是将本码元信号与前一码元信号相位比较，它适合于按相位差定义的DPSK信号的解调，对码元宽度为非整数倍载频周期的按向量差定义的DPSK信号，该电路不适用 对 C PS K信号解调，该电路输出端应增加相对码变为绝对码的变换电路CPSK调制程序方框图及电路符号,CPSK调制方框图,CPSK调制电路符号,CPSK调制VHDL程序及仿真,CPSK调制VHDL程序及注释,--文件名：CPSK --功能：基于VHDL硬件描述语言，对基带信号进行调制 --最后修改日期：2004.3.16 library ieee; use ieee.std_logic_arith.all; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity CPSK is port(clk :in std_logic; --系统时钟 start :in std_logic; --开始调制信号 x :in std_logic; --基带信号 y :out std_logic); --已调制输出信号 end CPSK; architecture behav of CPSK is signal q:std_logic_vector(1 downto 0); --2位计数器 signal f1,f2:std_logic; --载波信号,begin process(clk) --此进程主要是产生两重载波信号f1，f2 begin if clk'event and clk='1' then if start='0' then q=“00“; elsif q=“01“ then f1='1';f2='0';q=q+1; elsif q=“11“ then f1='0';f2='1';q=“00“; else f1='0';f2='1';q=q+1; end if; end if; end process;,process(clk,x) --此进程完成对基带信号x的调制 begin if clk'event and clk='1' then if q(0)='1' then if x='1' then y=f1; --基带信号x为‘1’时，输出信号y为f1 else y=f2; --基带信号x为‘0’时，输出信号y为f2 end if; end if; end if; end process; end behav;,CPSK调制VHDL程序仿真图及注释,（CPSK调制VHDL程序仿真全图）,注：a.载波信号f1、f2是通过系统时钟clk 分频得到的，且滞后系统 时钟一个clk。

b.调制输出信号y滞后载波一个clk；滞后系统时钟两个clk （CPSK调制VHDL程序仿真局部放大图）,CPSK解调方框图及电路符号,CPSK解调方框图,注：在计数器q=0时，根据调制信号此时的电平高低，来进行判决CPSK解调电路符号,CPSK解调VHDL程序及仿真,1.CPSK解调VHDL程序及注释,--文件名：CPSK2 --功能：基于VHDL硬件描述语言，对CPSK调制的信号进行解调 --最后修改日期：2004.3.16 library ieee; use ieee.std_logic_arith.all; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity CPSK2 is port(clk :in std_logic; --系统时钟 start :in std_logic; --同步信号 x :in std_logic; --调制信号 y :out std_logic); --基带信号 end CPSK2; architecture behav of CPSK2 is signal q:integer range 0 to 3; begin,,process(clk) --此进程完成对CPSK调制信号的解调 begin if clk'event and clk='1' then if start='0' then q=0; elsif q=0 then q=q+1; --在q=0时，根据输入信号x的电平来进行判决 if x='1' then y='1'; else y='0'; end if; elsif q=3 then q=0; else q=q+1; end if; end if; end process; end behav;,2.CPSK解调VHDL程序仿真图及注释,（CPSK解调VHDL程序仿真全图）,注：a.当q=0时，根据x的电平来进行对判决。

b.输出信号y滞后输入信号x一个clk （CPSK解调VHD。