山东理工大学FPFA技术及应用卷2.pdf
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山东理工大学 FPFA技术及应用(A)试卷纸装订 线.适用专业考核性质考试闭卷命题教师考试时间100 分钟题号一二三四五六七八九十十一总分得分评阅人复核人一、选择题(30分)1.哪个不是Verilog设计数字系统所用的思想或方法：A模块化B自上而下C自下而上D面向对象2.目前市场上，PLD 产品占市场份额较大的供应商是哪两个？AAltera；XilinxBXilinx；ActelCAltera;LatticeDActel；Lattice3.综合-网表，布局布线，设计输入，时序仿真，功能仿真，编程下载用Verilog设计数字系统的流程正确的是：ABCD4.用 HDL硬件描述语言可对实际的数字电路进行不同级别的抽象行为级，RTL级，门级，开关级级别从高到低的次序是：ABCD5.在 Verilog模块中有三种方法可以生成可综合的逻辑电路，他们是以下方法中的哪三个？assign（连续赋值语句），initial(过程块)，always(过程块)，元件的实例调用ABCD6.以下说法正确的是：A锁存器与时钟边沿有关B触发器与时钟电平有关C触发器能存数，而三态门不能存数D有限状态机的类型与状态数有关7.仿真开发软件中功能词Compilation，Simulation，Synthesis，Place&Route。
中英词正确对应是：A编译、综合、仿真、布局布线B综合、编译、仿真、布局布线C综合、编译、仿真、布局布线D编译、仿真、综合、布局布线8.语句$display(“result=%b”,5 b01110|5 b10011)显示正确的是哪一项？Aresult=b11111Bresult=11111C11111D%b111119.语句$display(“result=%b”,!(4b1010|4b1000)显示正确的是哪一项？Aresult=b0Bresult=0Cresult=b1Dresult=110.若 a=4b1100，b=4b1101，则$display(“result=%b”,a,b,a+b)显示正确的是哪一项？Aresult=110011011001Bresult=111111011111Cresult=110011001Dresult=00011011001二、简述 CPLD 和 FPGA 的区别（10 分）共4页第 1 页名师资料总结-精品资料欢迎下载-名师精心整理-第 1 页，共 5 页 -山东理工大学 FPFA技术及应用(A)试卷纸（A）卷2012-2013 学年第 二 学期班级：姓名：学号：装订 线.三、根据功能模块写出Verilog 描述（20 分）1、由模块blk1 和 blk2 组成 blk 逻辑功能模块，分别用Verilog 描述各模块(忽略逻辑部分)。
blk1blk2abcdxyzblkin1in2out2、分别用 assign 语句(连续赋值语句)、门级元件的实例调用、always 块(过程块)，写出以下逻辑电路的三种Verilog 描述模块AND2instAND2inst2NOR2inst3outabcd四、写出仿真如下top_alu模块后屏幕上应显示的信息：_（10 分）defineplus3d0defineminus3d1defineband3d2definebor3d3defineunegate3d4module alu(out,opcode,a,b);output7:0out;input2:0opcode;input7:0a,b;reg7:0out;always(opcode ora orb)begincase(opcode)plus:out=a+b;minus:out=a-b;band:out=a&b;bor:out=a|b;unegate:out=a;default:out=8hx;endcaseendendmoduletimescale1ns/1nsmoduletop_alu;wire7:0out;reg2:0op;reg7:0d1,d2;initialbegind1=8 h3a;d2=8 h4d;op=3 b010;#10$display(“ouput=%d”,out);#10$stop;endalum(out,op,d1,d2);endmodule共4 页第2页名师资料总结-精品资料欢迎下载-名师精心整理-第 2 页，共 5 页 -山东理工大学 FPFA技术及应用(A)试卷纸（A）卷2012-2013 学年第 二 学期班级：姓名：学号：装订 线.五、根据要求设计逻辑电路（30 分）1.设计检测串行序列的可综合逻辑电路，x 为串行序列输入，clk 为时钟输入，rst 为复位，要求当检测到x 为 1101 时 z 输出高电平脉冲（不考虑重叠出现的情况）。
画出 状态图，写出 verilog 描述xclkrstz2用 Verilog设计实现以下时序要求的可综合逻辑电路模块和测试模块clk 为时钟输入，rst 为复位；d1、d2、d3 分别为输出clkd1d2d3reset共 4 页第3名师资料总结-精品资料欢迎下载-名师精心整理-第 3 页，共 5 页 -页名师资料总结-精品资料欢迎下载-名师精心整理-第 4 页，共 5 页 -山东理工大学 FPFA技术及应用(A)试卷纸（A）卷2012-2013 学年第 二 学期班级：姓名：学号：装订 线.3、设计带使能ena 信号的 3：8译码器，真值表如下，写出Verilog描述：enaa2:0Y7:00 xxx00000000100000000001100100000010101000000100101100001000110000010000110100100000111001000000111110000000共 4 页第4 页名师资料总结-精品资料欢迎下载-名师精心整理-第 5 页，共 5 页 -。
