实验四 数字秒表设计
24页1、1本部分实验内容为新内容,操作步骤较多,为保证实 验项目进行完毕,请同学们务必提前做好预习准备 通过本次实验,引导学生以硬件描述语言的手段 设计数字逻辑电路; 掌握在QuartusII软件下VHDL语言输入的设计流程 ; 理解数字秒表的工作原理,学会在QuartusII下通 过VHDL语言描述数字秒表的设计方法; 掌握可编程逻辑器件(PLD)的基本开发流程。2一、实验目的二、实验设备n计算机,可编程逻辑器件实验板 可编程逻辑器件(Programmable Logic Devices),发展于 20世纪70年代,属半定制集成电路; 使用PLD器件,借助EDA设计方法,可以方便、快速地构建 数字系统; 任何组合逻辑电路都可以用“与门-或门”二级电路实现; 任何时序逻辑电路都可以由组合逻辑电路加上存储元件(触 发器、锁存器构成); 人们由此提出乘积项可编程电路结构,原理结构如下:3三、PLD器件简述 可编程逻辑器件选用Altera公司新一代FPGA器件:CycloneII 系列的EP2C 35F484C8; 开发板通过USB Blaster将PC机USB接口与核心板JTAG接口相 连,下载目
2、标文件。4实验设备-FPGA开发板简介5电源指示灯电源开关独立按键,按下为低电 平,弹起为高电平LED指示部分FPGA开发板结构简介JTAG下载接口共阴数码管显示部分 要求:用VHDL语言设计数字秒表; 计时单位:1秒;(即每秒计时1次) 计时范围:09秒; 显示方式:使用FPGA开发板上的数码管进行显示; 用逻辑电路控制任意数码管,在脉冲信号CP的作用下 ,显示计秒数值;6四、数字秒表的要求 CP由实验板上的50MHz有源晶振产生;从PLD器件的专用时钟 引脚L1输入到器件内部(在QuartusII下进行引脚锁定), 为计数器提供时钟信号; 由于实验板上所带的连续脉冲CP的频率为50MHz;因此,需 要为秒表的计数器设计分频器,将50MHz的连续脉冲分频, 得到秒脉冲; 再由秒脉冲作为秒表计数器的计数时钟。 本质上就是用VHDL语言描述模值为50,000,000的计数器。71、分频器设计(用VHDL语言描述)四、实验任务 0-9秒表实际上就是一个10进制计数器。 方法1: 采用VHDL分别描述10进制计数器,当计数值为9时,若再来 一个时钟脉冲,计数器回到初值0重新计数82、计数器设
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