基于VHDL的数字钟设计

1、安徽工业经济职业技术学院毕业论文（设计）题 目： 基于VHDL的数字钟设计 系 别：电子信息技术系专 业：电子信息工程技术学 号：201254427学生姓名：王翀指导教师：王俊职 称：二一四年 五月 月 十三 日【摘要】 20世纪90年代，国际上电子和计算机技术较为先进的国家，一直在积极探索新的电子电路设计方法，并在设计方法、工具等方面进行了彻底的变革，取得了巨大成功。在电子技术设计领域，可编程逻辑器件（如CPLD、FPGA）的应用，已得到广泛的普及，这些器件为数字系统的设计带来了极大的灵活性。 EDA技术在电子系统设计领域越来越普及，本设计主要利用VHDL语言在EDA平台上设计一个电子数字钟， 【关键词】数字钟 EDA VHDL语言 目录摘要：. 1 关键词：. 1 绪论.31.设计目的 . 4 2.设计内容 .4 3.设计原理 .43.1数字钟的基本工作原理.43.2数字钟设计的电路原理图.6.4.单元模块的设计.64.1秒计数器的模块.64.2分计数器的模块.84.3时计数器的模块.104.4整点报时器模块.124.5调时调分模块.134.6 LED显示译码器模块.15 5.仿真

2、结果.17.结语. 17参考文献 . 18 绪论 是电子设计自动化（lcctronic Design Automation）的缩写，是90年代初从CAD（计算机辅助设备），CAM(计算机辅助制造)，CAT（计算机辅助测试）和CAE（计算机辅助工程）的概念发展而来的。EDA技术是以计算机为工具，根据硬件描述语言HDL完成的设计文件，自动的完成逻辑编译，化简，分割，综合及优化，布局布线，仿真以及对特定目标芯片的适配编译和编程下载等工作，这种将设计实体内外部分的概念是VHDL系统设计的基本点。应用VHDL进行工程设计的优点是多方面的。其优点是：与其它硬件描述语言相比，VHDL具有更强的行为描述能力，从而解决了他成为系统设计领域最佳的硬件描述语言，强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证；VHDL丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能和可行性，及时可对设计进行。它的计时周期为24小时，显示满刻度为24时59分59秒，另外还具有校时功能和闹钟功能。总的程序由几个各具不同功能的单元模块程序拼接而成，其中包括分频程序模块

3、、时分秒计数和设置程序模块、比较器程序模块、三输入数据选择器程序模块、译码显示程序模块和拼接程序模块。并且使用QUARTUS II软件进行电路波形仿真，下载到EDA实验箱进行验证。 1.设计目的 1）熟练地运用数字系统的设计方法进行数字系统设计； 2）能进行较复杂的数字系统设计； 3）按要求设计一个数字钟。 2.设计内容 1）要求显示秒、分、时，显示格式如下： 图显示格式2）可清零、可调时，具有整点报时功能。3.设计原理 3.1数字钟的基本工作原理： 数字钟以其显示时间的直观性、走时准确性作为一种计时工具，数字钟的基本组成部分离不开计数器， 在控制逻辑电路的控制下完成预定的各项功能。数字钟的基本原理方框图： 数字钟实现原理框图1）时钟计数：完成时、分、秒的正确计时并且显示所计的数字；对秒、分 60进制计数，即从0到59循环计数，时钟24进制计数，即从0到23循环计数，并且在数码管上显示数值。 2）时间设置：手动调节分钟、小时，可以对所设计的时钟任意调时间，这样使数字钟真正具有使用功能。我们可以通过实验板上的键7和键4进行任意的调整，因为我们用的时钟信号均是1HZ的，所以每LED灯变化一

4、次就来一个脉冲，即计数一次。 3）清零功能：reset为复位键，低电平时实现清零功能，高电平时正常计数。可以根据我们自己任意时间的复位。 4）蜂鸣器在整点时有报时信号产生，蜂鸣器报警。产生“滴答.滴答”的报警声音。 5）LED灯在时钟显示时有花样显示信号产生。即根据进位情况，LED不停的闪烁，从而产生“花样”信号。 根据总体方框图及各部分分配的功能可知，本系统可以由秒计数器、分钟计数器、小时计数器、整点报时、分的调整以及小时的调整和一个顶层文件构成。采用自顶向下的设计方法，子模块利用VHDL语言设计，顶层文件用原理图的设计方法。显示：小时采用数字时钟 控制单元 时调整 分调整 使能端信号 CLK信号 时显示 分显示 秒显示 24进制 60进制 60进制 LED显示 整点报时 花样显示 24进制，而分钟均是采用6进制和10进制的组合。3.2数字钟设计的电路原理图 24进制数字钟的电路图4.单元模块的设计4.1.秒计数器模块 LIBRARY ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; ENTITY

5、second IS PORT( clk,reset,setmin:IN STD_LOGIC; enmin:OUT STD_LOGIC; daout:out std_logic_vector(6 downto 0); END entity second; ARCHITECTURE fun OF second IS SIGNAL count:STD_LOGIC_VECTOR(6 downto 0); SIGNAL enmin_1,enmin_2:STD_LOGIC; -enmin_1为59秒时的进位信号 BEGIN daout=count; -enmin_2由clk调制后的手动调分脉冲信号串 enmin_2=(setmin and clk); -setmin为手动调分控制信号，高电平有效 enmin=(enmin_1 or enmin_2); -enmin为向分进位信号 process(clk,reset,setmin) begin if(reset=0) then count=0000000; -若reset为0，则异步清零 elsif(clkevent and clk=1)then -

6、否则，若clk上升沿到 if(count(3 downto 0)=1001)then -若个位计时恰好到“1001”即9 if(count16#60#)then -又若count小于16#60#，即60H if(count=1011001)then -又若已到59D enmin_1=1;count=0000000; -则置进位为1及count复0 else count=count+7; -未到59D，则加7，而+7=+1+6,则作“加6校正” end if; else -若count不小于16#60#（即count等于或大于16#60#） count=0000000; -count复0 end if; -end if（count16#60#） elsif(count16#60#)then -若个位计数未到“1001”则转此句再判 count=count+1; -若count16#60#则count加1 enmin_1=0 after 100 ns; -则没有发生进位 else end if; end if; end process; end fun 编译过程：仿真图如下：4.2分计数器模块 LIBRARY ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; ENTITY minute IS PORT( clk,clk1,reset,sethour:IN STD_LOGIC; enhour:OUT STD_

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