EDA技术期末试卷(含答案)
4页1、班级 学号 姓名 密 封 线 内 不 得 答 题一、单项选择题(30分)1以下描述错误的是 C AQuartusII是Altera提供的FPGA/CPLD集成开发环境BAltera是世界上最大的可编程逻辑器件供应商之一CMAX+plusII是Altera前一代FPGA/CPLD集成开发环境QuartusII的更新换代新产品DQuartusII完全支持VHDL、Verilog的设计流程2以下工具中属于FPGA/CPLD开发工具中的专用综合器的是 B AModelSim BLeonardo Spectrum CActive HDL DQuartusII3以下器件中属于Xilinx 公司生产的是 C AispLSI系列器件 BMAX系列器件CXC9500系列器件 DFLEX系列器件4以下关于信号和变量的描述中错误的是 B A信号是描述硬件系统的基本数据对象,它的性质类似于连接线B信号的定义范围是结构体、进程C除了没有方向说明以外,信号与实体的端口概念是一致的D在进程中不能将变量列入敏感信号列表中5以下关于状态机的描述中正确的是 B AMoore型状态机其输出是当前状态和所有输入的函数B与Mo
2、ore型状态机相比,Mealy型的输出变化要领先一个时钟周期CMealy型状态机其输出是当前状态的函数D以上都不对6下列标识符中, B 是不合法的标识符。APP0BEND CNot_AckDsig7大规模可编程器件主要有FPGA、CPLD两类,下列对CPLD结构与工作原理的描述中,正确的是 C 。ACPLD即是现场可编程逻辑器件的英文简称BCPLD是基于查找表结构的可编程逻辑器件C早期的CPLD是从GAL的结构扩展而来D在Altera公司生产的器件中,FLEX10K 系列属CPLD结构8综合是EDA设计流程的关键步骤,在下面对综合的描述中, D 是错误的。A综合就是把抽象设计层次中的一种表示转化成另一种表示的过程B综合就是将电路的高级语言转化成低级的,可与FPGA / CPLD的基本结构相映射的网表文件C为实现系统的速度、面积、性能的要求,需要对综合加以约束,称为综合约束D综合可理解为,将软件描述与给定的硬件结构用电路网表文件表示的映射过程,并且这种映射关系是唯一的(即综合结果是唯一的)9嵌套使用IF语句,其综合结果可实现 A 。A带优先级且条件相与的逻辑电路 B条件相或的逻辑电路C三
3、态控制电路 D双向控制电路10在VHDL语言中,下列对时钟边沿检测描述中,错误的是 D 。Aif clkevent and clk = 1 then Bif falling_edge(clk) then Cif clkevent and clk = 0 then Dif clkstable and not clk = 1 then11下列那个流程是正确的基于EDA软件的FPGA / CPLD设计流程 B A原理图/HDL文本输入适配综合功能仿真编程下载硬件测试B原理图/HDL文本输入功能仿真综合适配编程下载硬件测试C原理图/HDL文本输入功能仿真综合编程下载适配硬件测试;D原理图/HDL文本输入功能仿真适配编程下载综合硬件测试12在VHDL语言中,下列对进程(PROCESS)语句的语句结构及语法规则的描述中,正确的是 A 。APROCESS为一无限循环语句;敏感信号发生更新时启动进程,执行完成后,等待下一次进程启动B敏感信号参数表中,应列出进程中使用的所有输入信号C进程由说明部分、结构体部分、和敏感信号参数表三部分组成D当前进程中声明的变量也可用于其他进程13下列语句中,不属于并行语句
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