2022年CSP装配的可靠性研究.docx

精品学习资源CSP 装配的牢靠性本文对三种芯片规模包装及其装配的牢靠性进行比较；板面焊接点牢靠性信息的获得对于芯片规模包装 〔CSP, chip-scale backage〕 的广泛实施是关键的； 本文比较三个不同的 CSP概念及其装配的牢靠性； 另外， 将使用一个修饰的 Coffin-Manson 关系， 对一个特地的温度循环范畴， 设计出有关几种低输入 / 输出 〔I/O〕 包装的焊接点牢靠性的循环数据文献；由喷气推动试验室 〔JPL, Jet PropulsionLaboratory, Pasadena, CA〕 组织了一个微型 BGA协会，来探讨有关包装类型、 I/O 数、 PWB材料与类型和制造变量对品质和电路板牢靠性的相互作用的技术问题；这里显现给大家的是来自这个课题的最新结果；小型化的趋势 通孔 〔through-hole〕 和表面贴装 〔surface-mount〕 集成电路 〔IC〕 包装的估量用量依据市场的来源有很大的不同；来自BPA, UK 的一项方案如图一所示；几个趋势是明显的；双排引脚包装 〔DIP, dual in-line package〕 估量用量上削减最多， 从 1996 年的 160 亿在十年内削减到大约 50 亿，或者每年削减 10 亿；相反，表面贴装包装的用量，包括 PQFP 〔plastic quad flat pack〕 ，欢迎下载精品学习资源估量在下一个十年内会增加；估量在五年内增加 70~180 亿，并且在另外的五年内几乎是稳固水平，只增加 20 亿；在十年内， COB〔chip on board〕 估量从 50 亿增加到 130 亿，图一中未显示出；CSP和倒装芯片 〔flip-chip〕 包装的用量上的增加是相同的；估量 在 2006 年达到 60 亿；相反，在相同十年里 BGA的增加估量是最小的， 达到只有 15 亿的总用量；对 BGA的估量说明或许这些包装只是一个踏步石，工业将更广泛地接受倒装芯片 〔flip chip〕 和芯片规模包装〔CSP〕，由于它们更好地中意小型化应用的要求；为什么接受芯片规模包装 〔CSP〕？CSP的显现供应裸芯片 〔bare die〕 与倒装芯片〔flip chip〕 的性能与小型的优势，具有规范芯片包装的优点； CSP设计成比芯片模 〔die〕 面积或周长大 1.2~1.5 倍的包装；图二说明 CSP的两个概念，包括具有 1〕 柔性或刚性内插器和2〕 圆片级 〔wafer-level〕 成型与装配再分布的两种包装；包装达到如下的目的：. 为回流焊接装配工艺供应与印刷线路板 〔PWB〕焊盘冶金兼容的锡球和引脚；. 重新把芯片模 〔die〕 紧密的间距支配成在 PWB制造规范之内的间距水平；欢迎下载精品学习资源.由于小尺寸，不答应重大的重新支配；现在的低成本制了该技术的全面接受，特别是高输入输出 〔I/O〕PWB制造限数；.防止芯片模的物理和阿尔发射线 〔alpha radiation〕热的载体；损坏，供应散.使芯片模功能测试简洁；微型 BGA的自我对中 〔Self-Alignment〕如图三所示，用输入输出 〔I/O〕 的可扩展性和制造的牢固性， CSP 可分类成栅格阵列和引脚型 〔 无引脚型 〕 ；列出了每个类型的主要优点 / 缺点；密间距 〔fine pitch〕 栅格阵列可接纳更高的引脚数， 与 BGA类似， 它们具有自我对中特性；对 BGA，包装贴装要求的放松已经广泛地认为 与传统的表面贴装包装比较削减了焊接点的缺陷；影响自我对中的主要因素是熔化的焊锡表面张力， 它供应在包装上到焊盘的拉力；反作用力是包装的重量；对 PBGA，从共晶锡球产生的拉力大于来自陶瓷 BGA〔CBGA的〕 部分熔化焊接点或者传统包装的锡膏熔化的力； 因此， PBGA具有更好的自我对中； BGA锡球分布的对称性进一步答应对 BGA的 X 和 Y 和旋转位移；欢迎下载精品学习资源对于栅格式 CSP，熔化的表面张力比 BGA小得多，由于它们具有较低的锡球量； 这个较小的表面张力， 协作 CSP较密的间距， 可能阻碍自我对中表现，特别对于重的包装； CSP可能要求比 50-mil 间距的 BGA 更紧的贴装精度；. 栅格 CSP显示有自我对中， 但是在最好的偏移限制上存在不和谐：. 对于 46 个 I/O 的栅格 CSP，只有 25%的偏移是可接受的；可接受的偏移对于 PBGA是 62%，对于 CBGA是 50%；[Noreika, Surface Mount International〔SMI〕, 1997]. 另一个争论者报告一个 80%的偏移； 〔Patridge, SMI 1997〕. 据说在 16,100 个焊接点中只有两个锡桥， 是由于外来材料， 没有来自贴装不精确的缺陷；该试验是一个定性争论，其中 300 个 46 I/O 的 CSP是手放的， 回流；然后刻画焊点缺陷 〔Bauer, et al, SMI 1997〕 ；. 在装配有 44 I/O 的 CSP包装的 200 个装配中，只检查到两个焊接点短路 〔Hunter, at al, CHIPCON 1998〕 ；. 当 JPL 领导的微型 BGA协会装配 30 个试验载体 〔 每个载体都有四个 46 I/O 的 CSP〕时，没有观看到缺陷；. 当八个具有 160 I/O 的 CSP有 0.2mm的偏移时，没有观看到缺陷；这个是针对 0.45~0.23 mm直径的焊盘布局 〔IMAPS, 1997, p.256〕 ；欢迎下载精品学习资源微电子装配的牢靠性在包装附着中一个主要的损坏根源是转变系统温度； 当系统没有使用时就关闭电源造成更多的循环； 以前，电子硬件通常长期地保持有点， 其结果是相对少的温度循环，引起对由温度循环影响的焊接点的关注；对焊接点的损坏最通常是由下面因素引起的：. 包装与板之间总的温度膨胀系数 〔CTE, coefficient of thermal expansion〕 不匹配，引起应力；包装和板也可能在厚度上和表面积上有温度梯度；. 在元件与 PWB焊锡附着之间的局部的 CTE不匹配；削减元件与 PWB的 CTE不匹配可削减循环损坏， 但是理想的条件准备于元件、 PWB和焊锡的温度条件； 具有比元件的 CTE略微较高的、 CTE 经过修整的 PWB材料可能是理想的， 由于， 通常， 总的 CTE不匹配占上风，有热源芯片模的元件比 PWB较热；仍有其它方法用来削减对焊接点的损坏；底部充胶 〔underfill〕 的应用是一个常见的技术， 广泛用于板上芯片的直接附着或者当包装的引脚不牢固时；其它不太传统的方法目的是要在包装内吸取芯片模 〔die〕 与板之间的 CTE不匹配， 或者外部地通过应力吸取机构， 削减焊锡连接上的应力； 这些方法可能引起它们本身特别的损坏， 由于最脆弱的连接现在从焊锡转移到附着系统的其它区域；欢迎下载精品学习资源CSP装配的牢靠性表一分类了三个级别包装的装配牢靠性； 它包括对柔性或刚性内插件〔interposer〕 的包装和圆片级包装 〔wafer-level〕 的牢靠性试验数据；其失效机制的循环条件方面归纳总结如下；表一、 CSP装配牢靠性的数据欢迎下载精品学习资源包装类型简图〔 不按比例 〕循环条件 总循环数失效/样品I/O数参考〔 说明〕欢迎下载精品学习资源欢迎下载精品学习资源- 196~160°C- 65~150°C- 65~150°C- 55~125°C- 55~125°C5.8 周期/ 小时130116375010001000无充胶**500 6000/30/460/784/78*0/781/83/8188DiStefano, T., 188Fjelstad, J. 〔1996,46 April〕. Chip-scale packaging meets future design needs. Solid State40 Technology.Greathouse, S. 〔Feb. 1997〕. Chip-scale packagesolutions-The pro's and cons.Proceedings of欢迎下载精品学习资源Second International Conference on Chip-ScalePackaging. CHIPCON '97.*4/78 right after1,000 cycles in lead Lall, P. 〔May 1998〕.Assembly level reliability characterization of chip-scale packages. 48th Electronic Component & Technology Conference.**Internal TAB failure.欢迎下载精品学习资源0~100°C>2000NA266Chanchani, R., at〔 温度冲击 〕充胶<40al. 〔May 1997〕. Miniball-grid无充胶array〔mBGA〕assembly on MCM-Lboards. Proceedingsof ElectronicComponents andTechnologyConference.- 40~125°C~600*NA220I anzone, R. 〔Feb.无充胶1997〕. Ceramic CSP:PWB0.6mmA low cost, adptive>900*interconnect, high无充胶density technology.PWB1.6mmProceedings ofSecondInternationalConference onChip-Scale欢迎下载精品学习资源Packaging, CHIPCON.*PrivateCommunication温度膨胀系数经过吸取的 〔CTE-absorbed〕CSP表一显示了对于一个 CTE不匹配经过释放的包装的温度循环试验结果；该包装使用象 IC 内部连接一样的 TAB〔tape-automated-bond〕 ， 一个有弹性的内连器和共晶锡球； 这个与 TAB内连接的弹性关联的有弹性的内连器削减芯片 [CTE 2~3 ppm 〔parts per million〕/ °C]与PWB[FR-4的 CTE4~15 ppm/°C]之间的温度膨胀差别；这种包装已经显示其牢靠性和稳固性，无需底部充胶；在表一中的温度循环 / 冲击是针对 FR-4 上的链型包装， 是从液态氮温度 〔- 196°C〕到热。