两位加法器实验报告.docx

为了适应公司新战略的发展，保障停车场安保新项目的正常、顺利开展，特制定安保从业人员的业务技能及个人素质的培训计划两位加法器实验报告　　实验三加法器的设计与仿真　　一、实验目的　　熟悉QuartusⅡ仿真软件的基本操作，用逻辑图和VHDL语言设计加法器并验证　　二、实验内容　　1、熟悉QuartusⅡ软件的基本操作，了解各种设计输入方法　　2、用逻辑图和VHDL语言设计全加器并进行仿真验证；3、用设计好的全加器组成串行加法器并进行仿真验证；4、用逻辑图设计4位先行进位全加器并进行仿真验证；　　三、实验原理　　1.全加器　　全加器英文名称为full-adder，是用门电路实现两个二进制数相加并求出和的组合线路，称为一位全加器一位全加器可以处理低位进位，并输出本位加法进位多个一位全加器进行级联可以得到多位全加器　　用途：实现一位全加操作逻辑图　　真值表　　第1页共7页　　利用与或门设计的全加器，它只能做一位的加法，先预想好它的功能，写出真值表，就可以根据这些来设计电路了　　2.四位串行加法器　　逻辑图　　利用全加器的组合实现4位串行加法器，全加器只能对一位进行操作，将每一位的结果传给下一位，就可以实现4位的加法器。

　　3．74283：4位先行进位全加器　　利用74283芯片实现的4位先行进位全加器比前两者功能更完善，它可以实现进位功能，这个自己设计难度比较大，可以参照74283的功能表加深对它的理解，　　第2页共7页　　按照如下的逻辑图实现进位全加器　　逻辑框图　　逻辑功能表　　注：1、输入信号和输出信号采用两位对折列表，节省表格占用的空间，如：[A1/A3]对应的列取值相同，结果和值[Σ1/Σ3]对应的运算是Σ1=A1+B1和Σ3=A3+B3请自行验证一下　　2、C2是低两位相加产生的半进位，C4是高两位相加后产生的进位输出，C0是低位级加法器向本级加法器的进位输入　　四、实验方法与步骤　　实验方法：　　第3页共7页　　采用基于FPGA进行数字逻辑电路设计的方法　　采用的软件工具是QuartusII软件仿真平台，采用的硬件平台是AlteraEPF10K20TI144_4的FPGA试验箱　　实验步骤：?全加器　　1、编写源代码打开QuartusⅡ软件平台，点击File中得New建立一个文件编写的文件　　名与实体名一致，点击File/Saveas以“.vhd”为扩展名存盘文件VHDL设计源代码如下：　　数据流描述：　　2、按照实验箱上FPGA的芯片名更改编程芯片的设置。

点击Assign/Device,选取芯片的类型,选择“Altera的EPF10K20TI144_4”　　3、编译与调试确定源代码文件为当前工程文件，点击Complier进行文件编译编译结果有错误或警告，则将要调试修改直至文件编译成功　　4、波形仿真及验证在编译成功后，点击Waveform开始设计波形点击“insertthenode”,按照程序所述插入节点，设置输入信号的波形，给予适当的信号激励，点击保存按钮保存然后进行功能仿真，选择菜单Processing->GenerateFunctionalNetlist命令产生功能仿真网表，选择菜单Assignments-->Setting下拉列表中选择Simulatorinput,在右侧的Simulationmode下拉列表中选择Functional，完成设置；选择菜单中的Processing->StartSimulation启动功能仿真，然后查看波形报告中的结果　　5、时序仿真选择菜单Assignments-->Setting下拉列表中选择Simulatorinput,在右侧的Simulationmode下拉列表中选择Timming，完成设置；选择菜单中的Processing->CompilerTool命令，单击Start，执行全编译，然后选择菜单中的Processing->StartSimulation启动时序仿真，然后查看波形报告中的结果6、FPGA芯片编程及验证。

　　第4页共7页　　进行目标器件的选择及管脚分配：选择菜单Assignments-->Pins命令，弹出包含器件顶层视图的窗口，以不同颜色的和符号表示不同类型的管脚，并以其他的符号表示I/O块，双击节点一行的Location列的空白格弹出管脚列表，本实验均选择I/O管脚分配完管脚后，选择菜单Processing->CompilerTool命令，单击Start，执行全编译，更新　　编程下载及硬件测试：将实验板连接都电脑上，选择Tools-->Programmer命令进入下载窗口，单击Start进行下载当Process栏中出现100%则下载成功4位串行加法器　　1、新建一个工程，工程名与文件名相同，将全加器的vhd文件复制到该工程下，在工程中　　打开，并产生bsf，以将全加器作为一个子模块在该工程中调用　　2、绘制逻辑图打开QuartusⅡ软件平台，点击File中得New建立一个文件，按照原理中　　所述的逻辑图进行连接，点击File/Saveas以“.bdf”为扩展名存盘文件3、进行全编译　　【注】：后面的步骤与全加器相同，这里不再赘述4位先行进位全加器　　1、绘制逻辑图打开QuartusⅡ软件平台，点击File中得New建立一个文件，按照原理　　中所述的逻辑图进行连接，点击File/Saveas以“.bdf”为扩展名存盘文件。

2、进行全编译　　【注】：后面的步骤与全加器相同，这里不再赘述　　五、实验结果与分析　　?全加器1、编译过程a)编译过程、调试结果　　首先是选择Processing-->AnalyzeCurrentFile命令进行语法检查　　然后选择Processing-->Start-->StartAnalysis&Synthesis命令进行综合分析　　b)结果分析及结论：代码的书写、结构及逻辑都是正确的，编译成功2、功能仿真　　a)功能仿真过程及仿真结果　　功能仿真过程：点击Processing→GenerateFunctionalsimulationNetlist产生仿真网表，点击Assignments→settings→simulatorsettings，在simulationmode下拉选项中选择Functional,点击OK点击Processing→Startsimulation进行功能仿真　　第5页共7页　　两位加法器实验报告　　姓名：赵铭明学号：22XX3152XX0学院：电子信息工程学院　　实验目的：1.了解加法器原理；　　2.学会用元件例化语句编写代码实现两位加法器；　　实验步骤：一、1.启动QuartusII软件，建好工程，新建VHDL文件写入或(转载于:写论文网:两位加法器实验报告)逻辑代码如下：　　2.进行编译，编译无错后生成器件图如下：　　3.新建VHDL文件写入半加器逻辑代码如下：　　4.编译后，生成器件图如下：　　5.用代码实现两位全加器：　　6.生成的器件图如下：　　7.生成的RTL图如下：　　8.重新编译后，无错则进行时序仿真，图如下：　　9.进行引脚分配如图：　　10.用原理图实现两位全加器：　　11.生成RTL图：　　12.进行时序仿真：　　13.分配引脚：　　实验总结:本次实验了解了两位加法器的原理，并学会了分别用元件例化语句和原理图实现两位加法器。

　　实验三加法器的设计与仿真　　一、实验目的熟悉quartusⅱ仿真软件的基本操作，用逻辑图和vhdl语言设计加法器并验证　　二、实验内容　　1、熟悉quartusⅱ软件的基本操作，了解各种设计输入方法　　2、用逻辑图和vhdl语言设计全加器并进行仿真验证；3、用设计好的全加器组成串行　　加法器并进行仿真验证；4、用逻辑图设计4位先行进位全加器并进行仿真验证；　　三、实验原理　　1.全加器　　全加器英文名称为full-adder，是用门电路实现两个二进制数相加并求出和的组合线路，　　称为一位全加器一位全加器可以处理低位进位，并输出本位加法进位多个一位全加器进　　行级联可以得到多位全加器　　用途：实现一位全加操作逻辑图真值表第1页共7页利用与或门设计的全加器，它只能做一位的加法，先预想好它的功能，写出真值表，就　　可以根据这些来设计电路了　　2.四位串行加法器逻辑图利用全加器的组合实现4位串行加法器，全加器只能对一位进行操作，将每一位的结果　　传给下一位，就可以实现4位的加法器　　3．74283：4位先行进位全加器利用74283芯片实现的4位先行进位全加器比前两者功能更完善，它可以实现进位功能，　　这个自己设计难度比较大，可以参照74283的功能表加深对它的理解，第2页共7页按照如下的逻辑图实现进位全加器。

逻辑框图逻辑功能表注：1、输入信号和输出信号采用两位对折列表，节省表格占用的空间，如：[a1/a3]对　　应的列取值相同，结果和值[σ1/σ3]对应的运算是σ1=a1+b1和σ3=a3+b3请自行验证一　　下　　2、c2是低两位相加产生的半进位，c4是高两位相加后产生的进位输出，c0是低位级加　　法器向本级加法器的进位输入　　四、实验方法与步骤　　实验方法：　　第3页共7页采用基于fpga进行数字逻辑电路设计的方法采用的软件工具是quartusii软件仿真平台，采用的硬件平台是altera　　epf10k20ti144_4的fpga试验箱实验步骤：?全加器　　1、编写源代码打开quartusⅱ软件平台，点击file中得new建立一个文件编写的　　文件　　名与实体名一致，点击file/saveas以“.vhd”为扩展名存盘文件vhdl设计源代码　　如下：　　数据流描述：　　2、按照实验箱上fpga的芯片名更改编程芯片的设置点击assign/device,选取芯片的　　类型,选择“altera的epf10k20ti144_4”　　4、波形仿真及验证在编译成功后，点击waveform开始设计波形。

点击“insertthenode”,　　按照程序所述插入节点，设置输入信号的波形，给予适当的信号激励，点击保存按钮保存　　然后进行功能仿真，选择菜单processing->generatefunctionalnetlist命令产生功能　　仿真网表，选择菜单assignments-->setting下拉列表中选择simulatorinput,在右侧　　的simulationmode下拉列表中选择functional，完成设置；选择菜单中的　　processing->startsimulation启动功能仿真，然后查看波形报告中的结果第4页共7页　　编程下载及硬件测试：将实验板连接都电脑上，选择tools-->programmer命令　　进入下载窗口，单击start进行下载当process栏中出现100%则下载成功4位串行加法　　器　　1、新建一个工程，工程名与文件名相同，将全加器的vhd文件复制到该工程下，在工　　程中　　打开，并产生bsf，以将全加器作为一个子模块在该工程中调用　　2、绘制逻辑图打开quartusⅱ软件平台，点击file中得new建立一个文件，按照原　　理中　　所述的逻辑图进行连接，点击file/saveas以“.bdf”为扩展名存盘文件。

3、进行　　全编译　　【注】：后面的步骤与全加器相同，这里不再赘述4位先行进位全加器　　1、绘制逻辑图。