计算机组成原理第五章5-7节

1、计算机学院体系结构中心计算机学院体系结构中心1、实现方法通过逻辑电路直接连线而产生的，又称为组合逻辑控制方式2、设计目标使用最少元件复杂的树形网络速度最高5.5 硬布线控制器硬布线控制器2024/5/8计算机学院体系结构中心计算机学院体系结构中心3、逻辑原理 1逻辑原理图C为微操作控制信号Im为译码器输出，Mi为节拍电位，Tk为节拍脉冲，Bj为状态条件C由组合电路实现，速度快，但难以修改。2指令的执行流程微程序控制器时序信号简单。只需要假设干节拍脉冲信号即可。组合逻辑控制器除了节拍脉冲信号外，还需要节拍电位信号。返回5.5 硬布线控制器硬布线控制器2024/5/8计算机学院体系结构中心计算机学院体系结构中心4 微操作控制信号产生n在微程序控制器中，微操作控制信号由微指令产生，并且可以重复使用。n在硬联线控制器中，某一微操作控制信号由布尔代数表达式描述的输出函数产生。n设计微操作控制信号的方法和过程是，根根据据所所有有机机器器指指令令流流程程图图，寻寻找找出出产产生生同同一一个个微微操操作作信信号号的的所所有有条条件件，并与适当的节拍电位和节拍脉冲组合，从而写出其布尔代数表达式并进行简化

2、，然后用门电路或可编程器件来实现。5.5 硬布线控制器硬布线控制器2024/5/8计算机学院体系结构中心计算机学院体系结构中心 例3 根据图5.29，写出以下操作控制信号RDI、RDD、WED、LDPC、LDIR、LDAR、LDDR、PC+1、LDR2的逻辑表达式。其中每个操作控制信号的含义是：RDI指存读命令RDD数存读命令WED数存写命令LDPC打入程序计数器LDIR打入指令存放器LDAR打入数存地址存放器LDDR打入数据缓冲存放器PC+1程序计数器加1LDR2打入R2存放器5.5 硬布线控制器硬布线控制器2024/5/8计算机学院体系结构中心计算机学院体系结构中心数据通路图数据通路图2024/5/8计算机学院体系结构中心计算机学院体系结构中心图5.29硬布线控制器的指令周期流程图M1M2M32024/5/8计算机学院体系结构中心计算机学院体系结构中心图5.29中五条指令的微操作控制信号举例。LDAR=M2(LAD+STO)T4 LDDR=M2T3(MOV+ADD)+M3LDAT3 LDIR=M1T4 其中M1、M2、M3是三个节拍电位信号；T3、T4为时钟周期信号；ADD、STO

3、、JMP是指令OP字段译码器的输出信号。5.5 硬布线控制器硬布线控制器2024/5/8计算机学院体系结构中心计算机学院体系结构中心5.6.1 Intel 80885.6.2 IBM3705.6 传统传统CPU2024/5/8计算机学院体系结构中心计算机学院体系结构中心5.6.1Intel 80882024/5/8计算机学院体系结构中心计算机学院体系结构中心5.6.2 IBM370IBM370 CPU1972年32位ALU的三个功能部件存放器结构CPU控制状态管态目态2024/5/8计算机学院体系结构中心计算机学院体系结构中心5.7.1 并行处理技术5.7.2 流水CPU的结构5.7.3 流水线中的主要问题5.7.4 Pentium CPU5.7 并行并行CPU2024/5/8计算机学院体系结构中心计算机学院体系结构中心5.7.1并行处理技术并行处理技术并行性Parrelism概念问题中具有可以同时进行运算或操作的特性例：在相同时延的条件下，用n位运算器进行n位并行运算速度几乎是一位运算器进行n位串行运算的n倍狭义广义含义只要在同一时刻同时性或在同一时间间隔内并发性完成两种或两种以上性

4、质相同或不同的工作，他们在时间上相互重叠，都表达了并行性2024/5/8计算机学院体系结构中心计算机学院体系结构中心5.7.1并行处理技术并行处理技术三种形式时间并行重叠：让多个处理过程在时间上相互错开，轮流使用同一套硬件设备的各个部件，以加快硬件周转而赢得速度，实现方式就是采用流水处理部件空间并行资源重复：以数量取胜它能真正的表达同时性LSI和VLSI为其提供了技术保证时间+空间并行Pentium中采用了超标量流水线技术2024/5/8计算机学院体系结构中心计算机学院体系结构中心5.7.2 流水流水CPU的结构的结构n1.流水计算机的系统组成n存储器体系：主存采用多体交叉存储器；Cachen流水方式CPU：指令部件、指令队列、执行部件n指令流水线n指令队列：FIFOn执行部件：可以有多个采用流水线方式构成的算术逻辑部件构成，可以将定点运算部件和浮点运算部件分开。2024/5/8计算机学院体系结构中心计算机学院体系结构中心5.7.2流水流水CPU的结构的结构2.流水线CPU时空图IFInstruction Fetch取指 IDInstruction Decode指令译码EXExecut

5、ion执行 WBWrite Back写回2024/5/8计算机学院体系结构中心计算机学院体系结构中心5.7.2流水流水CPU的结构的结构流水CPU非流水CPU2024/5/8计算机学院体系结构中心计算机学院体系结构中心5.7.2流水流水CPU的结构的结构具有两条以上的指令流水线上图中流水线满载时，每一个时钟周期可以执行2条指令采用时间和空间并行技术2024/5/8计算机学院体系结构中心计算机学院体系结构中心5.7.2流水流水CPU的结构的结构3.流水线Pipelining的分类按级别分为:指令流水线：取指，译码，取数，执行。算术流水线：加法流水线，乘法流水线，除法流水线等。处理机流水线宏流水线2024/5/8计算机学院体系结构中心计算机学院体系结构中心5.7.3流水线中的主要问题流水线中的主要问题n瓶颈问题流水线中有速度慢的段n资源相关：多条指令进入流水线后在同一时钟周期内争用同一功能部件。n解决方法：后边指令拖一拍再推进；增设一个功能部件2024/5/8计算机学院体系结构中心计算机学院体系结构中心5.7.3流水线中的主要问题流水线中的主要问题 数据相关数据相关例：两条指令发生数据相关

6、冲突RAW(Read After Write)ADD R1,R2,R3R2+R3-R1SUB R4,R1,R5R1-R5-R4AND R6,R1,R7R1R7-R6EXEXWB2024/5/8计算机学院体系结构中心计算机学院体系结构中心5.7.3流水线中的主要问题流水线中的主要问题n控制相关n引起原因：转移指令n解决方法：延迟转移法，转移预测法2024/5/8计算机学院体系结构中心计算机学院体系结构中心【例4】流水线中有三类数据相关冲突：写后读RAW相关；读后写WAR相关；写后写WAW相关。判断以下三组指令各存在哪种类型的数据相关。1I1 ADD R1，R2，R3 ；R2+R3-R1 I2 SUB R4，R1，R5 ；R1-R5-R42I3 STO Mx，R3 ；R3-M(x)，M(x)是存储器单元 I4 ADD R3，R4，R5 ；R4+R5-R33I5 MUL R3，R1，R2 ；R1R2-R3 I6 ADD R3，R4，R5 ；R4+R5-R3解：第1组指令中，I1指令运算结果应先写入R1，然后在I2指令中读出R1内容。由于I2指令进入流水线，变成I2指令在I1指令写入R1前就读

7、出R1内容，发生RAW相关。第2组指令中，I3指令应先读出R3内容并存入存储单元Mx，然后在I4指令中将运算结果写入R3。但由于I4指令进入流水线，变成I4指令在I3指令读出R3内容前就写入R3，发生WAR相关。第3组指令中，如果I6指令的加法运算完成时间早于I5指令的乘法运算时间，变成指令I6在指令I5写入R3前就写入R3，导致R3的内容错误，发生WAW相关。2024/5/8计算机学院体系结构中心计算机学院体系结构中心5.7.4 Pentium CPUPentium CPU 第一代1989年初0.8um工艺，310万晶体管有60M和66MHz外频两种版本5V电压，功耗20W超标量流水线结构486有一条流水线Pentium有U和V两条指令流水线U流水线可以执行所有的整数和浮点指令V流水线可以执行简单的整数和FXCH浮点指令双重别离式Cache，减少了等待和搬移数据时间32位CPU，外部数据总线宽度为64位，外部地址总线宽度为36位2024/5/8计算机学院体系结构中心计算机学院体系结构中心5.7.4 Pentium CPUn非固定长度指令格式，9种寻址方式，191条指令，兼具有RISC

8、和CISC特性，不过我们还是将其看成CISCn提供了更加灵活的存储器寻址结构，可以支持传统的4k大小的页面，也可以支持4M大小的页面n动态转移预测技术nPentium结构图nBTBBranch Target Buffer，转移目标缓冲器nTLBTranslation Lookaside Buffer,后备缓冲器，后援缓冲器2024/5/8计算机学院体系结构中心计算机学院体系结构中心2024/5/8计算机学院体系结构中心计算机学院体系结构中心特点采用流水线技术简单而统一格式的指令译码；大局部指令可以单周期执行只有LOAD/STORE可以访问存储器简单的寻址方式采用延迟转移技术采用LOAD延迟技术三地址指令格式较多的存放器对称的指令格式其他。见书5.8 RISC CPU2024/5/8计算机学院体系结构中心计算机学院体系结构中心实例 MC88110CPU结构框图见以下图12个执行功能部件3个Cache指令，数据和目标指令两个存放器堆通用存放器堆、扩展存放器堆六条80位宽的内部总线5.8 RISC CPU2024/5/8计算机学院体系结构中心计算机学院体系结构中心MC88110 CPU结构框

9、图结构框图2024/5/8计算机学院体系结构中心计算机学院体系结构中心MC88110的指令流水线的指令流水线超标量流水线CPUnF&D：取指和译码段需要一个时钟周期，nEX：执行段，大都只需要一个时钟周期，nWB：写回段，只需要时钟周期的一半F&DEXWB5.8 RISC CPU2024/5/8计算机学院体系结构中心计算机学院体系结构中心指令动态调度策略指令动态调度策略(按序发射，按序完成按序发射，按序完成)按序发射按序发射取两条指令，配对发送，一个周期可以有两条指令执行完毕取两条指令，配对发送，一个周期可以有两条指令执行完毕如以下图：如以下图：2024/5/8计算机学院体系结构中心计算机学院体系结构中心第一条指令由于资源相关或数据相关,那么这两条指令都不发射假设第一条指令能发射,第二条不能发射,只发射第1条指令到EX段,第二条指令等待并新取一条指令与之配对等待发射2024/5/8计算机学院体系结构中心计算机学院体系结构中心几个问题：n怎样判断能否发射呢?n可以采用计分牌的方法n如何保证按序完成？nFIFO指令队列5.8 RISC CPU2024/5/8计算机学院体系结构中心计算机学院

10、体系结构中心计分牌：计分牌是一个位向量、每一位对应存放器堆中的一个存放器。指令发射时，目的存放器在计分牌中相应位为1；写回后清0判断指令可否发射的条件是：该指令的所有目的存放器、源存放器在向量位中对应的位都为0否那么，等待这些位去除5.8 RISC CPU2024/5/8计算机学院体系结构中心计算机学院体系结构中心FIFO队列nFIFO队列称为历史缓冲器，每当一条指令发射后，副本传入FIFO队列队尾n只有当前面的指令执行完毕，才到达队首，n执行完毕后，离开队列5.8 RISC CPU2024/5/8计算机学院体系结构中心计算机学院体系结构中心例5 超标量流水线结构如下5.8 RISC CPU2024/5/8计算机学院体系结构中心计算机学院体系结构中心I1LDA R1,AI2ADDR2,R1I3ADDR3,R4I4MULR4,R5I5LDAR6,BI6MULR6,R7画出按序完成各段推进情况图画出按序完成流水线时空图RAWWARWAW5.8 RISC CPU2024/5/8计算机学院体系结构中心计算机学院体系结构中心I65.8 RISC CPU2024/5/8计算机学院体系结构中心计算机

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