可编程器件课程设计选题.doc
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可编程器件课程设计选题可编程器件课程设计选题课题一课题一 自动售邮票机自动售邮票机1、课题说明：、课题说明： 本课题的任务就是设计一个自动售邮票机 2、设计内容：、设计内容： （a）需求分析，确定总体框架； （b）分模块具体设计，给出源文件(VHDL 或 Verilog)； （c）对设计电路进行软件仿真与硬件测试 3、设计要求：、设计要求： （a）机器能自动识别硬币金额，最大为一元，最小为一角购票者可选择的邮票面值 有一元和五角两种，每次只能售出一枚邮票； （b）购票时先选择邮票面值后投币，当投入的硬币总金额达到或超过邮票面值时，机 器应发出指示并拒收继续投入的硬币； （c）购票者投币后，按动确认键，机器将发出邮票和找零硬币，若所投金额不足，则 发出欠资指示在欠资情况下，购票者可以继续投币购票，也可按取消键，则机器将退出 所投入的全部金额； （d）找零或退币时，按从大到小原则处理，即总金额超过 1 元时，应找出 1 元硬币， 金额低于 1 元但超过 5 角时，应找出 5 角硬币，不足 5 角时，方才找出 1 角硬币； 4、设计提示：、设计提示： 根据设计要求画出状态转移图，并用 VHDL 或 Verilog 来实现此状态转移图。
课题二课题二 8 8 位二进制乘法电路位二进制乘法电路1、课题说明：、课题说明： 纯组合逻辑构成的乘法器虽然工作速度比较快，但过于占用硬件资源，难以实现宽位 乘法器本课题的任务就是设计一个由 8 位加法器构成的以时序逻辑方式工作的 8 位乘法 器其特点是占用硬件资源少其工作原理是：乘法通过逐项移位相加原理来实现，从被 乘数的最低位开始，若为 1，则乘数左移后与上一次的和相加；若为 0,左移后以全零相加， 直至被乘数的最高位图 3-39 清楚地说明了此乘法器的工作原理 2、设计内容：、设计内容： （a）需求分析，确定总体框架； （b）分模块具体设计，给出源文件(VHDL 或 Verilog)； （c）对设计电路进行软件仿真与硬件测试 3、设计要求：、设计要求： 利用逐项移位相加原理来实现 8 位乘法器 4、设计提示：、设计提示： 利用 8 位加法器与移位寄存器参照图 3-52 来实现 8 位乘法器；图 3-39 8X8 位乘法器电路原理图课题三课题三 乐曲演奏电路设计乐曲演奏电路设计1、课题说明：、课题说明： 与利用微处理器来实现乐曲演奏相比，以纯硬件完成乐曲演奏电路的逻辑要复杂得多， 本课题的任务是利用 EDA 工具和硬件描述语言来设计一个可以自动播放乐曲的电路。
2、设计内容：、设计内容： （a）需求分析，确定总体框架； （b）分模块具体设计，给出源文件(VHDL 或 Verilog 源程序)； （c）对设计电路进行软件仿真与硬件测试 3、设计要求：、设计要求： （a）能够自动播放设计好的乐曲； （b）至少能选择播放二个以上的乐曲； (c) 能选择播放的曲目 4、设计提示：、设计提示： 组成乐曲的每个音符的发音频率及其持续的时间是乐曲能连续演奏的两个基本要素 所以，硬件电路只要能够控制发音频率及持续的时间就可以实现乐曲的演奏乐曲演奏电 路逻辑图如图 3-40 所示，其中，NOTETABS 模块用于存贮乐曲的曲谱和控制乐曲演奏的节 拍；TONETABA 模块根据乐谱输出分频预置数，供 SPEAKER 模块使用，音符与频率的关系参 照表 2-15；SPEAKER 实质上就是一个分频器，它通过给定的分频预置数进行分频图 3-40 乐曲演奏电路逻辑图课题四课题四 VGAVGA 显示器彩条信号发生器设计显示器彩条信号发生器设计1、课题说明：、课题说明： 利用可编程器件 FPGA 实现彩色显示控制器在工业现场有许多实际应用本课题的任务 是设计一个基于 FPGA 器件的 VGA 控制器，该控制器可以实现显示器的条纹信号，方格 信号。
2、设计内容：、设计内容： （a）掌握电视信号的基础知识； （b）分模块具体设计，给出源文件(VHDL 或 Verilog 源程序)； （c）对设计电路进行仿真与测试 3、设计要求：、设计要求： （a）在 ModelSim 环境下实现控制器的仿真； （b）在 QuartusII 环境下实现对 vga 信号发生器的设计； （c）在 vga 显示器上显示出所设计出的条纹信号，方格信号； 4、设计提示：、设计提示： （a）了解行场信号的关系； （b）了解行场正程、消隐的时间； （c）利用分频器来设计实现；课题五课题五 8 8 位十进制频率计设计位十进制频率计设计1、课题说明：、课题说明： 频率测量的基本原理是计算每秒钟内待测信号的脉冲个数本课题的任务是利用这一 原理设计实现一个 8 位十进制频率计 2、设计内容：、设计内容： （a）掌握频率计的基本工作原理； （b）分模块具体设计，给出源文件(VHDL 或 Verilog 源程序)； （c）对设计电路进行仿真与测试 3、设计要求：、设计要求： （a）设计实现一个 8 位十进制频率计； （b）测量频率范围为 10Hz-50MHz； 4、设计提示：、设计提示：图 3-41 测频控制信号发生器的工作时序利用 8 个十进制计数器、分频器和 32 位寄存器，结合测频控制电路实现。
测频控制电路的工作时序如图 3-41 所示，利用分频器将 1Hz 的信号分频为正负脉宽都是 1 秒的信号 cnt_en；将 cnt_en 信号取反，得到 load 信号；将 1Hz 信号与 cnt_en 信号通过或非门得到 rst_cnt 信号当 cnt_en 为高电平时十进制计数器开始计数，cnt_en 低电平时计数终止 当 load 信号上升沿时，将计数的结果锁存到寄存器，供数码管显示；当 rst_cnt 信号上升 沿时，计数器清零，为下一次计数作准备课题六课题六 简易波形发生器设计简易波形发生器设计1、课题说明：、课题说明： 本课题的任务是设计一台简易波形发生器 2、设计内容：、设计内容： （a）需求分析，确定总体框架； （b）分模块具体设计，给出源文件(VHDL 或 Verilog 源程序)； （c）对设计电路进行仿真与测试 3、设计要求：、设计要求： （a）波形发生器能够产生正弦波、方波或三角波、AM、FM 调制信号和二进制 PSK、ASK 信号； （b）在 1kHz~10MHz 的范围内以 100Hz 的步进调整 4、设计提示：、设计提示： 采用 DDS 原理来实现此波形发生器图 3-42 DDS 系统模型课题七课题七 RS232RS232 通讯接口通讯接口1、课题说明：、课题说明： RS232 异步通迅在智能仪表、工业自动控制系统和通信设备中有着广泛的应用。
本课 题的任务是利用硬件描述语言在 FPGA 中实现 RS232 模块 2、设计内容：、设计内容： （a）需求分析，确定总体框架； （b）分模块具体设计，给出源文件(VHDL 或 Verilog 源程序)； （c）对设计电路进行仿真与测试 3、设计要求：、设计要求： （a）在 FPGA 中实现 RS232 异步通讯模块； （b）利用所设计的通迅接口与 pc 机进行通迅； 4、设计提示：、设计提示：系统由波特率发生器、接收模块和发送模块等组成波特率发生器由分频器实现； 接收和发送模块利用状态机实现课题八课题八 串行二进制码与串行二进制码与 BCDBCD 码变换电路码变换电路1、课题说明：、课题说明： 串行二进制码/BCD 码转换电路原理如图 3-43 所示二进制码由右端串行送入，高位 在前当每个变换(4bit)单元中数据大于或等于 5 时，如再有新的数据送入，则应利用修 正网络加以修正方法是将原有数据加 3(即 0011)后左移一位，例如变换单元内现有数据 为 0110,如需再移入一位数据(假设为 1),则将原来数据 0110 加 0011 后得 1001,然后左移 1 位，并将输入数据移入得 XXX1,0011。
四位寄存器修正电路四位寄存器修正电路四位寄存器修正电路串行输入 高位在先clk图 3-43 串行二进制码/BCD 码转换电路2、设计内容：、设计内容： （a）需求分析，确定总体框架； （b）分模块具体设计，给出源文件(VHDL 或 Verilog 源程序)； （c）对设计电路进行仿真与测试 3、设计要求：、设计要求： 能对串行输入的 8Bit 二进制码进行转换，使输出结果为 3 位 BCD 码，输出可以用 LED 显示，也可经译码用数码管显示（串行送入的二进制码，高位在前） 4、设计提示：、设计提示： 应先设计修正网络修正网络可以用时序电路实现“过 5 加 3”功能，也可以用 全加器实现课题九课题九 智能裁决器智能裁决器1、课题说明：、课题说明： 本课题的任务是设计一台可供八人抢答，时间可预置的智力竞赛抢答装置 2、设计内容：、设计内容： （a）需求分析，确定总体框架； （b）分模块具体设计，给出源文件(VHDL 或 Verilog 源程序)； （c）对设计电路进行仿真与测试 3、设计要求：、设计要求： （a）智能裁决器可供八人进行抢答； （b）计时电路是一个能预置定时时间倒计时计数器，它能预置 30s，60s 或 90s； （c）按下“启动按钮” ，计时器按照预置好的抢答时间开始倒计时，抢答者编号显示为 0； （d）抢答开始后，在规定时间内，有人抢答，则显示抢答者的编号，同时计数器停止 计数，并稳定显示当前抢答的时间，报警电路也产生报警； （e）计数器数码管显示“0”以后，不能再进行抢答； 4、设计提示：、设计提示： 使用优先编码器与计数器进行设计；课题十课题十 交通信号灯交通信号灯1、课题说明：、课题说明： 十字路口的红绿灯其两条路的交通流量通常是不同的。
本课题的任务就是设计一个交 通控制灯，能够根据主次道路的不同流量进行控制 2、设计内容：、设计内容： （a）需求分析，确定总体框架； （b）分模块具体设计，给出源文件(VHDL 或 Verilog 源程序)； （c）对设计电路进行仿真与测试 3、设计要求：、设计要求： 该交通灯控制器用于主干道与支道公路的交叉路口，要求是优先保证主干道的畅通， 因此，设计要求如下： （a）平时处于“主干道绿灯，支道红灯”状态，只有在支道有车辆要穿过主干道时， 才将交通灯切向“主干道红灯，支道绿灯” ，一旦支道无车辆通过路口，交通灯又回到“主 干道绿灯，支道红灯”的状态 （b）主干道每次通行的时间不得短于 1 分钟，支路每次通行的时间不得长于 20 秒， 而这两个状态交换过程中出现“主黄、支红”和“主红，支黄”的状态，持续时间都为 4 秒 4、设计提示：、设计提示： （a）用状态机来设计实现； （b）可用计数器分频来实现状态之间的切换；课题十一课题十一 FIRFIR 滤波器设计滤波器设计1、课题说明：、课题说明： 有限冲激响应（FIR）数字滤波器和无限冲激响应（IIR）数字滤波器广泛应用于数字 信号处理系统中。
IIR 数字滤波器方便简单，但它相位的非线性，要求采用全通网络进行 相位校正，且稳定性难以保障FIR 滤波器具有很好的线性相位特性，使得它越来越受到 广泛的重视本课题的任务就是设计一个 FIR 滤波器 2、设计内容：、设计内容： （a）需求分析，确定总体框架； （b）分模块具体设计，给出源文件(VHDL 或 Verilog 源程序)； （c）对设计电路进行软件仿真与硬件测试； （d）分析误差； 3、设计要求：、设计要求： （a）设计并实现一个 11 阶 8 位的 FIR 滤波器；（b）截止频率为 1kHz，采样频率为 10kHz； 4、设计提示：、设计提示： （a）利用 Matlab 计算出 fir 滤波器的各项参数； （b）滤波器由乘加模块和寄存器实现；十二十二 80518051 与与 fpgafpga 接口逻辑设计接口逻辑设计1、课题说明：、课题说明： 在一个。
