统计学在数字电路后端时序分析中的应用.docx

从本学科出发，应着重选对国民经济具有一定实用价值和理论意义的课题课题具有先进性，便于研究生提出新见解，特别是博士生必须有创新性的成果统计学在数字电路后端时序分析中的应用　　随着半导体工艺的不断进步，变异性逐渐成为复杂的集成电路设计中的重要影响因子，从而使得制程参数越来越难以控制：　　如果采用5-corner模型，则会有TT，FF，SS，FS，SF个工艺角其中TT指NFET-Typical corner & PFET-Typical corner其中，Typical指晶体管驱动电流是一个平均值，FAST指驱动电流是其最大值，而SLOW指驱动电流是其最小值这是从测量角度解释，也有理解为载流子迁移率的快慢.载流子迁移率是指在载流子在单位电场作用下的平均漂移速度至于造成迁移率快慢的因素还需要进一步查找资料单一器件所测的结果是呈正态分布的，均值在TT，最小最大联盟限制值为SS与FF从星空图看NFET，PFET所测结果，这5种corner覆盖大约正负sigma约%的范围对于工艺偏差的情况有很多，比如掺杂浓度，制造时的温度控制，刻蚀程度等，所以造成同一个晶圆上不同区域的情况不同，以及不同晶圆之间不同情况的发生。

这种随机性的发生，只有通过统计学的方法才能评估覆盖范围的合理性　　设计除了要满足上述5个corner外，还需要满足电压与温度等条件，形成的组合称为PVT条件电压如：+10%，，%；温度如：-40C，0C，25C，125C设计时设计师还常考虑找到最好最坏情况.时序分析中将最好的条件定义为速度最快的情况，而最坏的条件则相反最好最坏的定义因不同类型设计而有所不同最坏的延迟也不都出现在SS　　1 Statistical STA　　对于MMMC分析，每一种情况，都需要有相应的.lib作为支持，而EDA工具在进行时序分析的时候也需要考虑大量的view，从而也相应的增加的程序的计算时间；同时，相对悲观的延迟估计，也会增加时序收敛的难度进而增加了后端设计的迭代次数，增加设计周期以及研发成本　　可以看出基于ssta的分析中3sigma Slack Time=*=-，而基于sta的时序报告slack=-，两者相差而这就是基于ssta而消除的悲观因素，然而，这条路径仍然没有满足时序要求，需要进一步的分析，对此本文再次不再继续探讨　　结语　　本文到此为止已经简单的介绍了基于统计学的静态时序分析的基本原理，并用一个简单的例子证明了它在时序分析中具有更加乐观的结果，对于时序收敛起到了一定的帮助。

经过数年的发展，我们可以看到SSTA算法已经逐渐成熟，但是还有一些悬而未决的问题没有解决：那就是工艺资料的准备，SSTA需要正确的统计分析资料才有机会准确的分析出良率，但这些资料的获得相当不易，即便取得了一部分资料，他的代表性和充分性并无法保证；测量又是另外一个问题，通过少量的测试片来了解数以万计晶片的特性，也是一件困难的事完成这些所需要大量的人力物力，并不是单独的EDA公司、学校、研究所、foundy可以单独完成的，所以对于未来SSTA技术的发展，需要整个产业链的协同配合课题份量和难易程度要恰当，博士生能在二年内作出结果，硕士生能在一年内作出结果，特别是对实验条件等要有恰当的估计。