3.1vhdl基本知识
15页1、3.1 VHDL基本知识VHDL作为IEEE标准的硬件描述语言和EDA的 重要组成部分,经过十几年的发展、应用和完善 ,以其强大的系统描述能力、规范的程序设计结 构、灵活的语言表达风格和多层次的仿真测试手 段,在电子设计领域受到了普遍的认同和广泛的 接受,成为现代EDA领域的首选硬件设计语言。 专家认为,在新世纪中,VHDL与Verilog语言将 承担起几乎全部的数字系统设计任务。3.1.1 VHDL程序设计基本结构 结构体 (ARCHITECTURE)进程 或其它并行结构实体(ENTITY)配置(CONFIGURATION)库、程序包设 计 实 体1、 库、程序包库(LIBRARY)存放预先设计好的程序包和数 据的集合体。程序包(PACKAGE)将已定义的数据类型、元 件调用说明及子程序收集在一起,供VHDL设计实 体共享和调用,若干个包则形成库。IEEE库包括:STD_LOGIC_1164STD_LOGIC_ARITH是SYNOPSYS公司加 入IEEE库程序包,包括:STD_LOGIC_SIGNED(有符号数)STD_LOGIC_UNSIGNED(无符号数)STD_LOGIC_S
2、MALL_INT(小整型数)VHDL 87版本使用IEEE STD 1076-1987 语法标 准VHDL 93版本使用IEEE STD 1076-1993 语法标 准例:LIBRARY IEEEUSE IEEE STD_LOGIC_1164.ALL描述器件的输入、输出端口数据类型中将要用到 的IEEE的标准库中的STD_LOGIC_1164程序包 。2、实体(ENTITY)说明格式:ENTITY 实体名 IS类属参数说明端口说明END 实体名; 规则:(1)类属参数说明必须放在端口说明之 前,用于指定如矢量位数、延迟时间等参数。例 如GENERIC(m:TIME:=1 ns);- -说明m是一个值为1ns的时间参数则程序语句:tmp1 = d0 AND se1 AFTER m;- -表示d0 AND se1经1ns延迟后才送到tem1。(2)端口说明是描述器件的外部接口信号的说 明,相当于器件的引脚说明。其格式为:PORT(端口名,端口名:方向 数据类型名;:端口名,端口名:方向 数据类型名); 例如:PORT(a,b:IN STD_LOGIC;s:IN STD_LOGIC;y:OU
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