Dsp2812芯片管脚说明(中文)

1、D D D Dsp2812sp2812sp2812sp2812 芯片管脚说明芯片管脚说明图 1-3176 引脚 LQFP 封装顶视图图 1-4128 引脚 PBK 封装顶视图表 1-2引脚功能和信号情况名字引脚号I/O/ZPU/PDS说明179 针GHH 封装176 针PGF 封装128 针PBK 封装XINTF 信号（只限于 F2812）XA18D7158O/ZXA17B7156O/ZXA16A8152O/ZXA15B9148O/ZXA14A10144O/ZXA13E10141O/ZXA12C11138O/Z19 位地址总线XA11A14132O/ZXA10C12130O/ZXA9D14125O/ZXA8E12121O/ZXA7F12118O/ZXA6G14111O/ZXA5H13108O/ZXA4J12103O/ZXA3M1185O/ZXA2N1080O/ZXA1M243O/ZXA0G518O/ZXD15A9147I/O/ZPU16 位数据总线XD14B11139I/O/ZPUXD13J1097I/O/ZPUXD12L1496I/O/ZPUXD11N974I/O/ZPUXD10L9

2、73I/O/ZPUXD9M868I/O/ZPUXD8P765I/O/ZPUXD7L554I/O/ZPUXD6L339I/O/ZPUXD5J536I/O/ZPUXD4K333I/O/ZPUXD3J330I/O/ZPUXD2H527I/O/ZPUXD1H324I/O/ZPUXD0G321I/O/ZPU续表名字引脚号I/O/ZPU/PD S说明179 针GHH 封装176 针 PGF 封装128 针PBK 封装XINTF 信号（仅 F2812）XMP/MCF117IPU可选择微处理器/微计算机模式。可以在两者之间切换。为高电平时外部接口上的区域 7 有效，为低电平时区域 7 无效，可使用片内的 Boot ROM 功能。复位时该信号被锁存在 XINTCNF2 寄存器中，通过软件可以修改这种模式的状态。此信号是异步输入，并与 XTIMCLK 同步XHOLDE7159IPU外部 DMA 保持请求信号。XHOLD为低电平时请求 XINTF 释放外部总线， 并把所有的总线与选通端置为高阻态。当对总线的操作完成且没有即将对 XINTF 进行访问时，XINTF 释放总线。此信号是异步输入并与 XTIMCL

3、K 同步XHOLDAK1082O/Z外部 DMA 保持确认信号。当 XINTF 响应XHOLD的请求时XHOLDA呈低电平， 所有的 XINTF 总线和选通端呈高阻态。XHOLD和XHOLDA信号同时发出。当XHOLDA有效（低）时外部器件只能使用外部总线1AND0XZCSP144O/ZXINTF 区域 0 和区域 1 的片选，当访问XINTF 区域 0 或 1 时有效（低）2XZCSP1388O/ZXINTF 区域 2 的片选。 当访问 XINTF 区域2 时有效（低）7AND6XZCSB13133O/ZXINTF 区域 6 和 7 的片选。当访问区域 6或 7 时有效（低）XWEN1184O/Z写有效。有效时为低电平。写选通信号是每个区域操作的基础，由 XTIMINGx 寄存器的前一周期、当前周期和后一周期的值确定XRDM342O/Z读有效。低电平读选通。读选通信号是每个区域操作的基础，由 XTIMINGx 寄存器的前一周期、当前周期和后一周期的值确定。注意：XRD和 XWE 是互斥信号XR/WN451O/Z通常为高电平，当为低电平时表示处于写周期，当为高电平时表示处于读周期 续表

4、名字引脚号I/O/ZPU/PDS说明179 针GHH封装176 针PGF封装128针PBK封装XREADYB6161IPU数据准备输入， 被置1 表示外设已为访问做好准备。XREADY 可被设置为同步或异步输入。在同步模式中，XINTF 接口块在当前周期结束之前的一个XTIMCLK 时钟周期内要求 XREADY 有效。在异步模式中，在当前的周期结束前 XINTF 接口块以XTIMCLK 的周期作为周期对 XREADY 采样 3 次。以 XTIMCLK 频 率 对 XREADY 的 采 样 与XCLKOUT 的模式无关JTAG 和其他信号X1/XCLKINK97758I振荡器输入/内部振荡器输入， 该引脚也可以用来提供外部时钟。28x 能够使用一个外部时钟源，条件是要在该引脚上提供适当的驱动电平，为了适应1.8V 内核数字电源（VDD），而不是 3.3V 的 I/O 电源（VDDIO）。可以使用一个嵌位二极管去嵌位时钟信号，以保证它的逻辑高电平不超过 VDD（1.8V 或1.9V）或者去使用一个 1.8V 的振荡器X2M97657I振荡器输出XCLKOUTF1111987O源于 SYSC

5、LKOUT 的单个时钟输出， 用来产生片内和片外等待状态，作为通用时钟源。XCLKOUT 与SYSCLKOUT 的频率或者相等，或是它的 1/2，或是 1/4。复位时 XCLKOUT = SYSCLKOUT/4TESTSELA1313497IPD测试引脚，为 TI 保留，必须接地XRSD6160113I/OPU器件复位（输入）及看门狗复位（输出）。器件复位， XRS 使器件终止运行， PC 指向地址 0x3F FFC0（注： 0xXX XXXX 中的 0x 指出后面的数是十六进制数。例如 0x3F FFC0=3FFFC0h）当 XRS 为高电平时，程序从 PC 所指出的位置开始运行。当看门狗产生复位时，DSP 将该引脚驱动为低电平，在看门狗复位期间， 低电平将持续512个XCLKIN周期。该引脚的输出缓冲器是一个带有内部上拉（典型值100mA）的开漏缓冲器，推荐该引脚应该由一个开漏设备去驱动TEST1M76751I/O测试引脚，为 TI 保留，必须悬空TEST2N76650I/O测试引脚，为 TI 保留，必须悬空续表名字引脚号I/O/ZPU/PDS说明179 针GHH 封装176 针P

6、GF 封装128 针PBK 封装TRSTB1213598IPD有内部上拉的 JTAG 测试复位。当它为高 电平时扫描系统控制器件的操作。若信号悬空或为低电平，器件以功能模式操作， 测试复位信号被忽略注意：在TRST上不要用上拉电阻。它内部有上拉部件。在强噪声的环境中需要使 用附加上拉电阻，此电阻值根据调试器设计的驱动能力而定。一般取 22k即能提供 足够的保护。因为有了这种应用特性，所 以使得调试器和应用目标板都有合适且有效的操作TCKA1213699IPUJTAG 测试时钟，带有内部上拉功能TMSD1312692IPUJTAG 测试模式选择端，有内部上拉功能，在TCK的上升沿TAP控制器计数一系列的控制输入TDIC1313196IPU带上拉功能的 JTAG 测试数据输入端。在 TCK 的上升沿， TDI 被锁存到选择寄存器、指令寄存器或数据寄存器中TDOD1212793O/ZJTAG 扫描输出，测试数据输出。在 TCK的下降沿将选择寄存器的内容从TDO移出EMU0D11137100I/O/ZPU带上拉功能的仿真器 I/O 口引脚 0，当TGST为高电平时，此引脚用作中断输入。该中断来

7、自仿真系统，并通过 JTAG 扫描 定义为输入/输出EMU1C9146105I/O/ZPU仿真器引脚 1，当TGST为高电平时，此引脚输出无效，用作中断输入。该中断来自 仿真系统的输入，通过 JTAG 扫描定义为输入/输出ADC 模拟输入信号ADCINA7B5167119I采样/保持 A 的 8 通道模拟输入。在器件未上电之前 ADC 引脚不会被驱动ADCINA6D5168120IADCINA5E5169121IADCINA4A4170122IADCINA3B4171123IADCINA2C4172124IADCINA1D4173125IADCINA0A3174126I续表名字引脚号I/O/ZPU/PDS说明179 针GHH 封装176 针PGF 封装128 针PBK 封装ADCINB7F599I采样/保持 B 的 8 通道模拟输入。在器件未上电之前 ADC 引脚不会ADCINB6D188IADCINB5D277IADCINB4D366IADCINB3C155IADCINB2B144IADCINB1C333IADCINB0C222IADCREFPE21111OADC 参考电压输出（2V

8、）。需要在该引脚上接一个低 ESR（50m1.5）的 10F 陶瓷旁路电容，另一端接至模拟地ADCREFME41010OADC 参考电压输出（1V）。需要在该引脚上接一个低 ESR（50m1.5）的 10F 陶 瓷旁路电容，另一端接至模拟地ADCRESE-XTF21616OADC 外部偏置电阻（24.9k）ADCBGREFNE6164116I测试引脚，为 TI 保留，必须悬空AVSSREFBGE31212IADC 模拟地AVDDREFBGE11313IADC 模拟电源（3.3V）ADCLOB3175127I普通低侧模拟输入VSSA1F31515IADC 模拟地VSSA2C5165117IADC 模拟地VDDA1F41414IADC 模拟电源（3.3V）VDDA2A5166118IADC 模拟电源（3.3V）VSS1C6163115IADC 数字地VDD1A6162114IADC 数字电源（1.8V）VDDAIOB211I/O 模拟电源（3.3V） VSSAIOA2176128I/O 模拟地电源信号VDDH123201.8V 或 1.9V 核心数字电源VDDL13729 VDDP5564

9、2 VDDP97556 VDDP1263 VDDK1210074 VDDG1211282 VDDC1411282 VDDB10143102 VDDC8154110 续表名字引脚号I/O/ZPU/PDS说明179 针GHH 封装176 针PGF 封装128 针PBK 封装VSSG41917内核和数字 I/O 地VSSK13226VSSL23826VSSP45239VSSK658VSSP87053VSSM107859VSSL118662VSSK139973VSSJ14105VSSG13113VSSE1412088VSSB1412995VSSD10142VSSC10103VSSB8153109VDDAIOB211I/O 模拟电源（3.3V）VSSAIOA2176128I/O 口模拟地VDDIOJ43125I/O 数字电源（3.3V）VDDIOL76449VDDIOL1081VDDION14VDDIOG1111483VDDIOE9145104VDD3VLN86952Flash 核电源（3.3V），上电后所有时间内都应将该引脚接至 3.3V通用输入/输出（GPIO）或外围信号GPIOA 或 EVA 信号GPIOA0PWM1（O）M129268I/O/ZPUGPIO 或 PWM 输出引脚1GPIOA1PWM2（O）M149369I/O/ZPUGPIO 或 PWM 输出引脚2GPIOA2PWM3（O）L129470I/O/ZPUGPIO 或 PWM 输出引脚3GPIOA3PWM4（O）L139571I/O/ZPUGPIO 或 PWM 输出引脚4GPIOA4PWM5（O）K119872I/O/ZPUGPIO 或 PWM 输出引脚5GPIOA5PWM6（O）K1410175I/O/ZPUGPIO 或 PWM 输出引脚6GPIOA6T1PWM-T1CMPJ1110276I/O/ZPUGPIO 或定时器 1 输出1续表名字引脚号I/O/ZPU/PDS说

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