基于FPGA的通用可控分频器的设计

1、泉州师范学院毕业论文（设计）题目 墓于FPGA的通A可控分频器的设计物理与信息工程学院电子信息科学与技术专业2007级学生姓名 李文才 学号 070303018指导教师 曾永西 职称 讲师完成日期 2011 年4月1日教务处制基于FPGA的通用可控分频器的设计泉州师范学院电子信息科学与技术专业 070303018李文才指导教师曾永西讲师【摘要】介绍了基于FPGA的通用可控分频器的工作原理和设计过程。根据分频技术原理，使用 Altera 公司的EP2C8Q208C8芯片为核心器件，在 Quartus II平台上，用 VHDL语言编程完成了分频器的软 件设计、编译、调试、仿真和下载，然后与外围硬件电路相结合调试，最终设计出能进行2到9999分频和占空比1%J 99列调的分频器，该分频器的输入信号为1MHZ【关键词】FPGA ; VHDL ;通用分频器；分频系数；占空比#目录第1章引言21.1课题分析31.2 VHDL 语言和 QUARTUS II 简介31.2.1 VHDL 简介31.2.2 Quartus II 简介 4第2章方案选择及原理分析 42.1通用可控分频器硬件方案选择 42.

2、2通用可控分频器原理分析 42.2.1偶数分频器42.2.2奇数分频器 5第3章硬件设计 63.1系统设计的主要组成分 .63.2 FPGA 简介73.3显示电路介绍7第4章软件设计74.1系统分析74.2系统的结构和模块划分 74.2.1固定数值分频模块 84.2.2按键和显示模块 错误！未定义书签。4.2.3占空比和分频系数可控分频模块 84.3可控分频的实现10第5章 软硬件的系统测试 10结论10参考文献11致谢11附录I测量的数据表 12附录n程序12第1章引言分频器是数字系统设计中的一种基本电路，我们往往需要通过分频器得到我们所需要的时钟频率。在实际设计中我们经常用到的为整数分频，有时要求等占空比， 有时又要求非等占空比。在同一个设计中有时要求多种形式的分频，通常由计数器或计数器的级联结构构成各种形式的任意占空比偶数分频及非等占空比的奇数分频，实现起来比较简单，对于等占空比的奇数分频以及可控的分频实现起来会较为困难。本文利用VHDL硬件描述语言，通过Quartus n 7.2开发平台，使用 Altera公司的FPGA芯片,设计了一种能够满足上述要求，而 且较为通用的可控分频

3、器。只需在分频器的输入端用按键输入相应的分频系数，就可以得到所需的频率。1.1课题分析随着电子技术的高速发展，FPGA/CPLD以其高速、高可靠性、串并行工作方式等突出 优点在电子设计中受到广泛的应用，而且代表着未来EDA设计的方向。FPGA/CPLD的设计采用了高级语言，如 VHDL语言AHDL语言等，进一步打破了软件与硬件之间的界限， 缩短了产品的开发周期。所以采用先进的FPGA/CPLD取代传统的标准集成电路、接口电路 已成为电子技术发展的必然趋势。EDA技术代表了当今电子设计技术的最新发展方向，采用EDA工具，电子设计师可以从概念、算法、协议等开始设计电子系统，大量工作可以通过计算机完成，并可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图的整个过程在汁算机上自动处理完成。 由于现代电子产品的复杂度和集成度的日益提高，一般分离的中小规模集成电路组合已不能满足要求，电路设计逐步地从中小规模芯片转为大规模、超大规模芯片，具有高速度、高集成度、低功耗的可编程朋IC器件已蓬勃发展起来。1分频器是一种在 FPGA的设计中使用效率非常高的设计，使用硬件描述语言进行设计 消耗不多

4、的逻辑单元就可以实现对时钟的操作，具有成本低、可编程等优点。1.2 VHDL 语言和 QUARTUS II 简介1.2.1 VHDL语言简介VHDL (VHSIC (Very High Speed Integrated Circuit ) Hardware Description Language )是 超高速集成电路硬件描述语言，是一种用于电路设计的高级语言。它出现于80年代后期，刚开始时它是由美国国防部开发出来的，是为了供美军用来提高设计的可靠性和缩减开发周期的一种使用范围比较小的设计语言。VHDL语言主要应用于数字电路系统的设计。目前，国内对它的应用多数集中在FPGA/CPLD/EPLD的设计当中，除此之外，一些较为有实力的单位，也将它用来设计 ASIC。VHDL语言具有多层次描述系统硬件功能的能力，既可以描述系统级电路，又可以 描述门级电路。而描述既可以采用行为描述、寄存器传输描述或结构描述，也可以采 用三者混合的混合级描述。另外，VHDL还支持惯性延迟和传输延迟，还可以准确地建立硬件电路模型。VHDL支持预定义的和自定义的数据类型，给硬件描述带来较大的自由度，使设计人员能够方

5、便地创建高层次的系统模型。VHDL语言具有自顶向下和基于库的设计特点。其开发流程：在顶层用方框图或硬件语言对电路的行为进行描述后， 进行系统仿真验证和纠错，再用逻辑综合优化工具生成具体的门级逻辑电路的网表，然后通过适配器将网表文件配置于指定的目标器件，产生最终下载文件或配置文件。最后把适配后生成的下载或配置文件通过编程器或编程电缆下载到具体的FPGA/CPLD器件中去，以便进行硬件调试和验证，从而实现可编程的专用集成电路ASIC的设计。VHDL主要用于描述数字系统的结构，行为，功能和接口，除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。 VHDL系统设计与其他硬件描述语言相比，具有比较强的行为描述能力，从而决定了它成为系统设计领域最佳的硬件描述语言之一。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。21.2.2 Quartus II 简介Quartus II是Altera公司设计的综合性PLD开发软件，它支持原理图、VHDL、VerilogHDL以及AHDL等多种设计输入形式，内嵌有综合器以

6、及仿真器，可以完成从设计 输入到硬件配置的完整PLD设计流程。Quartus II支持Altera的IP核，包含了 LPM/MegaFunction 宏功能模块库，这样可以使 用户充分的利用成熟的模块，从而简化了设计的复杂性，进而加快了设计的速度。Quartus II 支持的器件类型非常丰富，其图形界面也易于操作。Altera在Quartus II中包含了许多诸如SignalTap II、Chip Editor 和 RTL Viewer 的设计辅助工具， 集成了 SOPC 和 HardCopy 的设计 流程，并且继承了 Maxplus II友好的图形界面及简便的使用方法。Quartus II作为一种可编程逻辑的设计环境，由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的喜爱和欢迎。第2章方案选择及原理分析2.1通用可控分频器硬件方案选择分频器是数字电路中最常用的电路之一，在FPGA的设计中也是使用频率非常高的一种基本设计。基于 FPGA实现的分频电路一般有两种方法：一种是使用 FPGA芯片内部提 供的锁相环电路进行分频，如ALTERA 提供的PLL (Phase Lock

7、ed Loop), Xilinx 提供的DLL (DelayLocked Loop );第二种是使用硬件描述语言，如 VHDL、Verilog HDL 等。使用 锁相环电路进行分频有许多的优点，例如可以实现倍频、相位偏移以及占空比可调等。但是由于FPGA内部提供的锁相环个数极为有限，不能满足使用时的要求。因此使用硬件描述 语言实现分频电路在数字电路设计较为常用，因为它消耗不多的逻辑单元就可以实现对时钟的操作，具有成本低、可编程等优点。32.2通用可控分频器原理分析实现分频电路最基础的东西是计数器，设计分频器的关键在于输出电平在何时进行翻 转。计数器的种类分为普通计数器和约翰逊计数器两种，这两种计数器在分频电路中均可使用，最普通的计数器是加法或减法计数器。在同一时刻，加法计数器的输出可能有多位发 生变化，因此，当使用组合逻辑对输出进行译码时，可能会导致尖峰脉冲信号。下面使用加 法计数器来分别描述各种分频器的实现。2.2.1偶数分频器偶数分频最易于实现，想要实现占空比为50%的偶数N分频，一般来说有两种方案：一是当计数器计数到 N/2-1时，将输出的电平进行一次翻转，并同时给计数器一个复位

8、信号，使计数器重新开始计数，如此循环下去，便可实现占空比为50%的偶数N分频；二是当计数器的输出为 0至V N/2-1时，时钟的输出为 0或1;当计数器的输出为 N/2至V N-1 时，时钟的输出为 1或0;当计数器计数到 N-1时，将计数器进行复位，重新开始计数，如此循环下去，也能实现50%偶数分频。需指出的是，第一种方案只能实现占空比为50%的分频器，而第二种方案还可以对占空比进行有限度的调整。图2.2 4分之1占空比4分频时序图2.2.2奇数分频器想要实现非 50%占空比的奇数分频，比如实现占空比为20% (1/5)、40% (2/5)、60%(3/5)、80% (4/5)的5分频器，我们可以采用类似于偶数分频的第二种方案；但如果要 实现占空比为 50%的奇数分频，就不能采用偶数分频中所采用的方案了。elkV立ue at16.56a i i0150.p E5p nsnw270.3 316.575 uj i itiiiiiiIIaiiiiiiiikniiniiiiiLTVmnrLnTirLnnnn1(HltlA 0111111iniI1111IlliI1I1_r i i111 1图

9、2.3 5分之1占空比5分频时序图要产生50%占空比的奇数分频实现起来会比较麻烦一点，需通过待分频的时钟下降沿 触发计数，产生一个占空比为40% (2/5)的5分频器。将产生的时钟与上升沿触发产生的时钟相或，即可得到一个占空比为50%的5分频器。推广为一般方法：欲实现占空比为50%的2N+1分频器，则需要对待分频时钟上升和下降沿分别进行N/(2N+1)分频，然后将两个分频所得的时钟信号相或便可得到占空比为50%的2N+1分频器。4第3章硕件设计本系统的设计采用 VHDL硬件描述语言编程来实现，除了按键输入部分和数码显示部 分以外，其余全部在 FPGA芯片cyclonell系列的EP2C8Q208C8上实现。其系统结构如下 图3.1所示：图3.1系统硬件结构该系统的硬件主要由 FPGA模块、数码管显示模块和按键模块组成。系统结构精简、可靠，而且具有很高的灵活性。硬件系统PCB如图3.2所示：图3.2 硬件系统PCB3.2 Cyclone II芯片简介在Cyclone I器件系列非常成功的基础上，Altera公司的Cyclone II系列扩大了 FPGA的密度，最多可以达到 68416个逻辑单元，并且还提供了622个可用

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