modelsim仿真详细过程
8页1、由于我们只需要了解仿真的完整过程,所以不需要自己写源文件和测试文件(也称为testbench)。一下就是简单的源文件和测试文件(亲自测试过)。源文件module compare(equal,a,b);input a,b;output equal;assign equal=(a=b)?l:0;endmodule测试文件timescale lns/lns / timescale 时间单位/时间精确度include./compare.v /*在编译综合过程中,将内含数据类型声明或 函数的Verilog程序文件内容插入另一 Verilog模 块文件中,以增加设计者编译程序的方便性*/ module comparetest;reg a,b;输入信号wire equal;输出信号initialbegina=0;/a的初始值设置为0b=0;/b的初始值设置为0#100a=0;b=l;#100a=1;b=1;#100a=1;b=0;#100 $stop;endcompare comparel(.equal(equal),.a(a),.b(b);endmodule有了源文件和测试文件下面就开始用mode
2、lsim进行仿真了。步骤一:新建工程和.v文件(也就是源文件和测试文件)打开modelsim软件,点击file,选择newproject然后就会弹S S. n _Drojertwork出下面窗口:rec 己 wirea=O b=O #100 #100 #100 #100 end ccmpdie endmoduModule, vMnoduleCopy Settings Fromfodeltechl 0.0a/mode laini. ini Browse. | 雷 Copy Library Mappings 1 Reference Library MappingsOK | Cancel |-ell I -continue I -zinish I -init I -next I -step I -ever门户 1 -i m ini然后在project name那一栏写上工程名(随便去,一般是字母),在project location选择工程路径(路径最好没有中文,听说的)然后点OK。进入下个界面:然后点击小框里面的“create new file” .弹出界面:在file name中写下源文
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