modelsim仿真详细过程

由于我们只需要了解仿真的完整过程，所以不需要自己写源文件和测试文件(也称为testbench)。一下就是简单的源文件和测试文件(亲自测试过)。源文件module compare(equal,a,b);input a,b;output equal;assign equal=(a=b)?l:0;endmodule测试文件'timescale lns/lns / timescale 时间单位/时间精确度'include"./compare.v" /*在编译综合过程中，将内含数据类型声明或 函数的Verilog程序文件内容插入另一 Verilog模 块文件中，以增加设计者编译程序的方便性*/ module comparetest;reg a,b;输入信号wire equal;输出信号initialbegina=0;/a的初始值设置为0b=0;/b的初始值设置为0#100a=0;b=l;#100a=1;b=1;#100a=1;b=0;#100 $stop;endcompare comparel(.equal(equal),.a(a),.b(b);endmodule有了源文件和测试文件下面就开始用modelsim进行仿真了。步骤一：新建工程和.v文件（也就是源文件和测试文件）打开modelsim软件，点击file，选择new>project然后就会弹'S S. n _Drojertwork出下面窗口：rec 己 wirea=O b=O #100 #100 #100 #100 end ccmpdie endmoduModule, vMnoduleCopy Settings Fromfodeltechl 0.0a/mode laini. ini Browse. | 雷 Copy Library Mappings 1 Reference Library MappingsOK | Cancel |-ell I -continue I -zinish I -init I -next I -step I -ever门户 1 -i m ini然后在project name那一栏写上工程名(随便去，一般是字母)，在project location选择工程路径（路径最好没有中文，听说的）然后点OK。进入下个界面:然后点击小框里面的“create new file” .弹出界面:在file name中写下源文件名，由于这是比较两数的大小，我取为:compare。在“add file as type” 中选择 verilog，点 OK，然后有:双击compare.v文件会弹出编译窗口:复制上面源文件代码，粘贴到上图右边窗口里面。jt Window 旦曰 Ip瀟I彥匾抵證I XXp剧州|=：±J Xlm E:/sim/lx4/compare.v：出曲凶Ln-13百5nodule compare(eqalra f ipjt a,t：; j.tpst eqjial;assies eqjdl=(a=b)? ediuodule三然后点击,保存图标，然后再新建测试文件。点下图的新建文件图标。过程如同上。你会看见下图的两个.V文件。步骤二：编译文件在添加文件在已建的工程后，两个文件的status都是问号，编译后就变成勾。具体步骤为：点击compile all图标就可以了。葫 MadelSim SE 10.0aHelp Layout |NoDe3ignColumnLayout AllColumns-File Edit View Compile Simulate Add Project Tools Layout Window 旦巳 Ip盘I Project - E:/sim/lx4/c:ompare冃：E: /sim/lx3/dk._top - vT NameStttkTyp已Od巳 WIodiflEdLn#compare, vtestcompare.v/ Verilog 108/11/12 10:55:38 AM134567' time scale Ins/I Ops、define elk cycle 50帆 Libar7 隱I Projectmo dial e clk_top; reg elk,reset; wire elk out;m testcompare.v mJ dk top.vJO! Transcript二:# Break in Mcxiule compare test at E: / s im/ 1x4 / te s t-coirpa re»v line 13 qu.it -simModelSim>百 Start SimulationDesignVHDL Verilog LibrariesSDFOthersikl£ Type二血 workLibraryworkcomparetestModuleE: /sim/lx4/tesfcompare. v| compareModuleE:/compare, v+ 血 vfel2D00LibraryMODELJTECH/. ./vital2D00+ 血 verilagLibrary4MODELJTECH/./verilog+ 血 synopsysLibraryMODELJTECH/. ./synopsys+ 血 sv_stdLibraryMODELJTECH/./sv_std_+ 血 std_developerskitLibrary4MODELJTECH/. ./std_developerskit+ Jl stdLibraryMODEL JTECH/. ./stdPathT NameJIAlDesign Unit(s)Resolutiond-Optimization-Enable optimizationI OK 寸 Cancel I 、4 ,1”/ 亠、I1选中 comparetest,点击 OK 有：选中comparel右击鼠标，选择add,继续选择To Wave.我用的是10.0a版本，还要选择all items in region.然后就有界面:File Edit View Add Format Tools WindowFile Edit View Add Format Tools Window ll| Wave3 s gn st:円于停石-总宜型电!雒I ©q亀敢H圧亶黯了点Trun图标Msgs4 /comparetest/comp.4 /comparetest/comp.4 /comparetest/comp.4 /comparetest/comp.4 /comparetest/comp.4 /comparetest/comp.-No Data- -No Data- -No Data- -No Data- -No Data- -No Data-