时序逻辑电路的分析方法和设计思路.ppt

数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计7.2 时序逻辑电路的分析方法和设计思路7.4 集成计数器7.5 寄存器7.1 概述数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计时序逻辑电路时序逻辑电路学习目的与要求学习目的与要求 了解时序逻辑电路的特点和一般分析方法；了解时序逻辑电路的特点和一般分析方法；熟悉同步、异步时序逻辑电路的特点；掌握计熟悉同步、异步时序逻辑电路的特点；掌握计数器、寄存器的电路的工作原理分析方法和步数器、寄存器的电路的工作原理分析方法和步骤，了解其功能、分类及使用方法；掌握常用骤，了解其功能、分类及使用方法；掌握常用标准中规模移位寄存器、计数器的逻辑功能与标准中规模移位寄存器、计数器的逻辑功能与使用方法使用方法 数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计时序逻辑电路时序逻辑电路7.1 概述概述 由于触发器是时序逻辑电路的基本单元，因此它在时序逻辑电路中必不可少，有些类型的时序逻辑电路除了触发器，还含有一些组合逻辑门本章介绍的计数器、寄存器与移位寄存器是时序逻辑电路的具体应用。

在数字电路中，凡任何时刻电路的稳态输出，不仅和该时刻的输入信号有关，而且还取决于电路原来的状态者，都可以称为时序逻辑电路这就是时序逻辑电路的定义或者说是它的逻辑功能特点1. 时序逻辑电路的特点时序逻辑电路的特点数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计时序逻辑电路时序逻辑电路 时序逻辑电路的结构组成可以用图示的方框图来表示图中X代表输入信号，Z代表输出信号，W代表存储电路的输入信号，Q代表存储电路的输出信号，同时也是组合逻辑电路的部分输入 从电路框图来看，时序逻辑电路均包含作为存储单元的触发器事实上，时序逻辑电路的状态，就是依靠触发器记忆和表示的，时序电路中可以没有组合逻辑电路，但不能没有触发器 数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计时序逻辑电路时序逻辑电路 时序逻辑电路的种类繁多，在科研、生产、生活中完成各种各样操作的例子也是千变万化、不胜枚举通常时序逻辑电路的类型有：2. 时序逻辑电路的分类时序逻辑电路的分类（1）按功能可划分有计数器、寄存器、移位寄存器、读/写存储器、顺序脉冲发生器等。

2）按电路中触发器状态变化是否同步可分为同步时序电路和异步时序电路3）按输出信号的特性又可分为米莱型和莫尔型4）按能否编程又有可编程和不可编程时序电路之分5）按集成度的不同还可分为小规模（SSI）、中规模（MSI）、大规模（LSI）和超大规模（VLSI）之别6）按使用的开关元件类型可分有TTL型和CMOS型数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计时序逻辑电路时序逻辑电路 由时序逻辑电路的结构框图可以看出，各输入、输出信号之间存在着一定的关系，这些关系可以用一些方程式加以描述： 7.2. 基于触发器时序电路的分析基于触发器时序电路的分析 完整地描述时序逻辑电路的逻辑功能，离不开三个基本方程：输出方程、驱动方程和次态方程 时序逻辑电路的描述方法比组合逻辑电路复杂，通常要用到tn和tn+1两个相邻的离散时间，这两个相邻的离散时间对应了存储电路中的现态和次态两种不同状态所处的时刻 为了能把在一系列时钟脉冲操作下的电路状态转换全过程形象、直观地描述出来，常用的方法有状态转换真值表、状态转换图、时序图和激励表等这些方法我们将在对时序逻辑电路的分析过程中，更加具体地加以阐明。

数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计时序逻辑电路时序逻辑电路1. 同步时序逻辑电路的基本分析方法同步时序逻辑电路的基本分析方法[例7.2.1] 分析如图7.2.2所示时序电路的逻辑功能 Q0Q1Q2CP&ZFF0FF1FF211TC1&1TC11TC1数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计时序逻辑电路时序逻辑电路(1)写三个状态方程①驱动方程：③状态方程：②输出方程：Q0Q1Q2CP&Z11TC1&1TC11TC1数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计时序逻辑电路时序逻辑电路(2) 状态转换表、状态转换图和时序图① 状态转换表0 0 00 0 10 1 00 1 1 1 0 0 1 0 1 1 1 01 1 112345678CP0 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 0数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计时序逻辑电路时序逻辑电路② 状态转换图000/0/0/0/1/0001010011111110101100/0/0/0X/Z数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计时序逻辑电路时序逻辑电路(3) 说明电路的逻辑功能 同步8进制加法计数器③ 时序图数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计时序逻辑电路时序逻辑电路 以下图所示3个T T′′触发器构成的时序逻辑电路为例，我们讨论其分析方法和步骤。

CPCPQ0JKF1CQ2JKF0CRDJKF2CQ1“1”分析电路类型：1 时序逻辑电路中如果除CP时钟脉冲外，无其它输入信号，就属于莫尔型，若有其它输入信号时为米莱型；各位触发器的时钟脉冲共用同一个CP脉冲时称同步时序逻辑电路，若不是用同一个CP作为脉冲触发则称为异步时序逻辑电路显然，此计数器电路是莫尔型异步莫尔型异步时序逻辑电路2. 异步时序逻辑电路的基本分析方法异步时序逻辑电路的基本分析方法数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计时序逻辑电路时序逻辑电路CPCPQ0JKF1CQ2JKF0CRDJKF2CQ1“1”写出电路相应方程式：2 对上述莫尔型电路只需写出时钟方程、驱动方程和次态方程1) 驱动方程：(2) 次态方程：数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计时序逻辑电路时序逻辑电路(3) 时钟方程：数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计时序逻辑电路时序逻辑电路CPCPQ0JKF1CQ2JKF0CRDJKF2CQ1“1”3时序波形图 次态方程： 计数器计数前都要清零，让三位触发器均处于“0 0”态时开始计数。

由所得次态方程可知，各位触发器每来一次计数脉冲状态都要翻转一次，其工作情况可用时序波形图来描述：CPCPQ0Q1Q2实现了二分频实现了四分频实现了八分频0 00 00 00 00 01 10 01 10 00 01 11 11 10 00 01 10 01 11 11 10 01 11 11 10 00 00 00 00 01 1计数情况显然是从三位二进制数000计至111，共计8次完成一个循环，因此称为“模模8 8”计数器数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计时序逻辑电路时序逻辑电路 无论是时序波形图还是状态转换真值表，都反映了该计数器是从状态000开始计数，每来一个计数脉冲，二进制数值便加1，输入第8个计数脉冲时计满归零计满归零作为整体，该电路可称为模模8 8加计数器 、或八进制八进制加计数器作状态转换真值表 异步计数器总是用低位输出推动相邻高位触发器，因此3个触发器的状态只能依次翻转，不能同步异步计数器结构简单，但计数速度较慢4数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计时序逻辑电路时序逻辑电路作状态转换图5111110101100000001010011表示各位触发器输出数字的排序各位触发器输出二进制数的顺序称为有效循环体有效循环体 从状态转换图中又可直观地看到计数器计数的顺序及“模模”数。

由于该计数器循环体中的8个二进制数就是三位触发器输出组合的全部，因此在计数开始前不清零就工作时，也可以由任何一个状态进入有效循环体我们把这种能够在启动后自动进入有效循环体的能力称为自启动能力自启动能力如果计数器启动后状态不能自行够进入有效循环体，则称为不具有自启动能力数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计时序逻辑电路时序逻辑电路时序逻辑电路的分析步骤 从上述例子可以归纳出时序逻辑电路的一般分析步骤：①确定时序逻辑电路的类型根据电路中各位触发器是否采用同一个时钟脉冲CP进行触发，可判断电路是同步时序逻辑电路还是异步时序逻辑电路；根据时序逻辑电路除CP端子外是否还有输入信号判断电路是米莱型还是莫尔型②写出已知时序逻辑电路的各相应方程包括驱动方程、次态方程、输出方程(莫尔型电路不包含输出方程)当所分析电路属于异步时序逻辑电路时，还需写出各位触发器的时钟方程③绘制状态转换真值表或状态转换图依据是第2步所写出的各种方程④指出时序逻辑电路的功能主要根据状态转换真值表或状态转换图的结果数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计时序逻辑电路时序逻辑电路你会做吗？ 你能正确判断出什你能正确判断出什么是米莱型时序逻辑么是米莱型时序逻辑电路和莫尔型时序逻电路和莫尔型时序逻辑电路吗？辑电路吗？ 如何区分同步时序如何区分同步时序逻辑电路和异步时序逻辑电路和异步时序逻辑电路？逻辑电路？ 试述时序逻辑电试述时序逻辑电路的分析步骤？路的分析步骤？ 数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计时序逻辑电路时序逻辑电路 计数器的种类很多。

按其工作方式可分为同步计数器和异步计数器；按其进位制可分为二进制计数器、十进制计数器和任意进制计数器；按其功能又可分为加法计数器、减法计数器和加/减可逆计数器等 计数器是时序逻辑电路的具体应用，用来累计并寄存输入脉冲个数，计数器的基本组成单元是各类触发器 计数器中的“数数”是用触发器的状态组合来表示的，在计数脉冲作用下使一组触发器的状态逐个转换成不同的状态组合来表示数的增加或减少，即可达到计数的目的计数器在运行时，所经历的状态是周期性的，总是在有限个状态中循环，通常将一次循环所包含的状态总数称为计数器的“模模”7.4 集成计数器集成计数器数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计时序逻辑电路时序逻辑电路 当时序逻辑电路的触发器位数为n，电路状态按二进制数的自然态序循环，经历2n个独立状态时，称此电路为二进制计数器1. 二进制计数器CPCPQ0JKF1CQ2JKF0CRDJKF2C结构原理：结构原理：三个JK触发器可构成一个“模8”二进制计数器触发器F0用时钟脉冲CP触发，F1用Q0触发，F2用Q1触发；三位JK触发器均接成T T′′触发器—让输入端恒为高电平高电平1 1；计数器计数状态下清零端应悬空为“1 1”。

如上一节的分析例题，就是一个三位触发器构成的二进制计数器Q1“1”数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计时序逻辑电路时序逻辑电路 分析：分析：图中各位触发器均为上升沿触发的D触发器由于各位D触发器的输入D端与它们各自输出的非联在一起，所以，F0在每一个时钟脉冲上升沿到来时翻转一次 F1在Q0由1变0时翻转， F2在Q1由1变0时翻转， F3在Q2由1变0时翻转用D触发器构成的异步四位二进制加计数器0 00 00 01 10 00 01 10 00 00 01 11 10 01 10 00 00 01 10 01 10 01 11 10 00 01 11 11 11 10 00 00 01 10 00 01 11 10 01 10 01 10 01 11 11 11 10 00 01 11 10 01 11 11 11 10 01 11 11 11 10 00 00 00 0数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计时序逻辑电路时序逻辑电路 日常生活中人们习惯于十进制的计数规则，当利用计数器进行十进制计数时，就必须构成满足十进制计数规则的电路。

十进制计数器是在二进制计数器的基础上得到的，因此也称为二—十进制计数器2. 十进制计数器 用四位二进制代码可以表示一位十进制数，如最常用的8421BCD码8421BCD码对应十进制数时只能从0000取到1001来表示十进制的0~9十个数码，而后面的1010~1111六个8421BCD代码则在对应的十进制数中不存在，称它们为无效码无效码因此，采用8421BCD码计数时，计至第十个时钟脉冲时，十进制计数器的输出应从“1001”跳变到“0000”，完成一次十进制数的有效码循环有效码循环我们以十进制同步加计数器为例，介绍这类逻辑电路的工作原理数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计时序逻辑电路时序逻辑电路 图示同步十进制计数器由四位JK触发器及四个与门所构成首先由电路结构写出各位触发器的驱动方程和次态方程如下：驱动方程次态方程数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计时序逻辑电路时序逻辑电路由次态方程可写出同步十进制计数器的状态转换真值表：CPCPQ Q3 3Q Q3 3Q Q1 1Q Q0 0Q Q3 3n+1n+1Q Q2 2n+1n+1Q Q1 1n+1n+1Q Q0 0n+1n+11↓000000012↓000100103↓001000114↓001101005↓010001016↓010101107↓011001118↓011110009↓1000100110↓1001回零进位无效码101010111011010011001101110101001110111111110100数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计时序逻辑电路时序逻辑电路由状态转换真值表可画出该计数器的状态转换图如下：1010101111011100000000010010001101001111100110000111011001011110Q3Q2Q1Q0有效循环体无效码无效码无效码 观察状态转换图可知，该计数器如果在计数开始时处在无效码状态，可自行进入有效循环体，具有自启动能力自启动能力。

所谓自启动能力：指时序逻辑电路中某计数器中的无效状态码，若在开机时出现，不用人工或其它设备的干预，计数器能够很快自行进入有效循环体，使无效状态码不再出现的能力数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计时序逻辑电路时序逻辑电路 计数器在控制、分频、测量等电路中应用非常广泛，所以具有计数功能的集成电路种类较多常用的集成芯片有74LS161、74LS90、74LS197、74LS160、74LS92等我们将以74LS161、74LS90为例，介绍集成计数器芯片电路的功能及正确的使用方法3. 集成计数器及其应用（1） 异步集成计数器 74293是二-八-十六进制异步二进制加法计数器它由四个T触发器串接而成，内部逻辑电路：Q1Q2Q3&CP01Q0CP1R01R021T C1RD1T C1RD1T C1RD1T C1RD数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计时序逻辑电路时序逻辑电路FF0FF1FF2FF3Q1Q2Q3&CP01Q0CP1R01R021T C1RD1T C1RD1T C1RD1T C1RDQ0 Q1 Q2 Q3CP1CP0R01 R02 74293CP0CP1R01R02工作状态X↓↓XXXXX↓↓1X0X010X0X置零FF0计数FF0计数FF1~FF3计数FF1~FF3计数数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计时序逻辑电路时序逻辑电路① 当外CP仅送入CP0，由Q0输出，电路为二进制计数器。

② 当外CP仅送入CP1，由Q3Q2Q1输出，电路为八进制计数器③ 当外CP仅送入CP0，而CP1与Q0相连时，电路为16进制计数器 FF0FF1FF2FF3Q1Q2Q3&CP01Q0CP1R01R021T C1RD1T C1RD1T C1RD1T C1RD数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计时序逻辑电路时序逻辑电路 集成计数器74LS90的管脚1和14是五进制计数器的时钟脉冲输入端；管脚2和3是直接清零端；管脚 6和7是直接置1端；管脚4和13是空脚；管脚5是电源端；管脚10是“地”端；管脚12是二进制输出端；管脚8、9、11是由低位到高位排列的五进制计数器的输出端74LS90共有14个管脚Ø 集成计数器74LS90数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计时序逻辑电路时序逻辑电路 集成计数器集成计数器74LS9074LS90构成构成2-5-102-5-10进制计数器的方法如下：进制计数器的方法如下：②1脚CPB作为时钟脉冲输入端，QD、QC、QB作为输出端，有效状态为000、001、010、011、100，可构成一个五进制计数器五进制计数器。

CPCP 74LS9074LS90S91S92QCCPACPBR01R02UCC＋＋＋＋5VQBQDQA空GND空③构成十十进进制制计计数数器器的方法有两种：14脚作为CP输入端时，输出端由高到低的排列顺序为QD~QA，构成一个8421BCD8421BCD码码二—十进制计数器；①14脚CPA作为时钟脉冲输入端，12脚QA作为输出端，可构成一个一位二进制计数器二进制计数器数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计时序逻辑电路时序逻辑电路74LS90集成电路芯片的功能真值表输输 入入输输 出出R01 R02 S91 S92 CPA CPBQD QC QB QA1 1 0 × × ×0 0 0 01 1 × 0 × ×0 0 0 0× × 1 1 × ×1 0 0 1× 0 × 0 ↓ 0二进制计数× 0 0 × 0 ↓五进制计数0 × × 0 ↓ Q08421BCD码十进制计数数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计时序逻辑电路时序逻辑电路7.4.2 同步集成计数器各位触发器用同一个时钟脉冲触发 集成同步二进制计数器74161符号图及功能表如下：同步CPCRLDCTP CTT工作状态工作状态×↑××↑01111×0111× ×× ×0 ×× 01 1清清0预置数预置数保持保持保持保持计数计数CTPCPD2DOQOQ1Q2Q3CTTD3D1COLDCR7416174161数字输入端数字输入端输出端输出端清清0端端进位端进位端置数端置数端两个使能两个使能控制端控制端数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计时序逻辑电路时序逻辑电路其它同步集成计数器 其它集成十进制同步加法计数器74160、74162的引脚排列图、逻辑功能示意图与74161、74163相同，不同的是，74160和74162是十进制同步加法计数器，而74161和74163是4位二进制（16进制）同步加法计数器。

此外，74160和74162的区别是，74160采用的是异步清零方式，而74162采用的是同步清零方式还有74193，是一种双时钟集成二进制同步可逆计数器，其引脚排列图如上图数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计时序逻辑电路时序逻辑电路 [例7.4.2] 用74LS90构成六进制计数器 ① 写出N进制计数器Sn状态的二进制编码 N = 6， Sn = 0110② 求反馈逻辑 F = Q2Q1③ 画逻辑图Q0 Q1 Q2 Q3CP0CP1S9(0)S9(1)R01 R02 74LS90CPQ0 Q1 Q2 Q37.4.3 任意进制计数器的构成（反馈清零法反馈清零法反馈清零法反馈清零法）数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计时序逻辑电路时序逻辑电路60进制计数器 集成计数器74LS90的功能扩展：10~99任意计数 利用两片74LS90构成个位片和十位片，采用反反馈馈清清零零法法可构成60进制计数器 利用两片74LS90构成个位片和十位片，采用反反馈馈清清零零法法可构成45进制计数器。

实验六）实验六）P.197 [例例7.4.3]数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计时序逻辑电路时序逻辑电路 74LS161利用清零端或置数端可构成N进制计数器下图所示为用一片74LS161构成12进制计数器的两种方法：将状态将状态11001100反馈到清零端反馈到清零端异步归零异步归零将状态将状态10111011预置到清零端预置到清零端同步归零同步归零数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计时序逻辑电路时序逻辑电路 上述两种方法的比较：上述两种方法的比较： 异步归零构成十二进制计数器，从状态0000开始计数，计到状态1011时，再来一个CP计数脉冲，电路不是立即归零，而是先转换到状态1100，借助1100的译码使电路归零，因此这种归零方法存在一个极短暂的过渡状态1100 同步归零构成的十二进制计数器，从状态0000开始计数，计到状态1011时，再来一个CP计数脉冲，电路立即归零显然，这种归零方法不存在过渡状态1100数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计时序逻辑电路时序逻辑电路用用74LS16174LS161构成构成256256进制进制计数器进制进制计数器 低位片由于低位片由于CTCTT T、、CTCTP P、清零端和置数端均为、清零端和置数端均为1 1而在而在CPCP脉冲到脉冲到来时开始计数，计数到来时开始计数，计数到11111111时，由时，由COCO端输出一个高电平，使高端输出一个高电平，使高位片的位片的CTCTT T、、CTCTP P同时为同时为1 1，这时高位片计数一次。

之后低位片归，这时高位片计数一次之后低位片归零，重新从零，重新从00000000开始计数，而进位端开始计数，而进位端COCO不再有进位致使高位片不再有进位致使高位片的的CTCTT T、、CTCTP P为零，高位片不会计数，直到低位片又计满进位时为零，高位片不会计数，直到低位片又计满进位时才会重新推动高位片再计数一次，依此类推，直至计数至才会重新推动高位片再计数一次，依此类推，直至计数至256256，，两片计数器同时归零，开始第二个循环计数两片计数器同时归零，开始第二个循环计数16×16=256数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计时序逻辑电路时序逻辑电路用74LS161构成8421码24进制计数器 个位片计数至个位片计数至10101010时异步归零，从时异步归零，从0 0开始第二个循环计数，开始第二个循环计数，第二个循环计数开始时个位片的清零端由于第二个循环计数开始时个位片的清零端由于“ “有有0 0出出1”1”而对十而对十位片的位片的CPCP端产生一个上升沿，因此推动十位片计数一次；当个端产生一个上升沿，因此推动十位片计数一次；当个位片计数至第位片计数至第2020次时，又会推动十位片计数一次，当第次时，又会推动十位片计数一次，当第2424个时个时钟脉冲钟脉冲CPCP到来时，个位片计至到来时，个位片计至01000100，十位片计至，十位片计至00100010，这两个，这两个1 1同时送入与非门，使两片同时清零，重新第二个循环计数。

同时送入与非门，使两片同时清零，重新第二个循环计数数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计时序逻辑电路时序逻辑电路用74LS160构成8421码60进制计数器 个位片计数至个位片计数至10011001时，在时，在COCO端产生进位端产生进位, ,在下一个在下一个CPCP的作用的作用下，下， COCO端自动清零，，经过非门相当于在端自动清零，，经过非门相当于在CPCP端产生一个上升端产生一个上升沿，因此推动十位片计数一次；当个位片计数至第沿，因此推动十位片计数一次；当个位片计数至第2020次、次、3030次、次、4040次、次、5050次时，均会推动十位片计数一次，当第次时，均会推动十位片计数一次，当第6060个时钟脉冲个时钟脉冲到来时，十位片计至到来时，十位片计至01100110，它们将同时清零，重新第二个循环，它们将同时清零，重新第二个循环计数数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计时序逻辑电路时序逻辑电路7.5 寄存器寄存器 数字电路中用来存放二进制数代码的电路称为寄存器 寄存器是计算机的重要部件，通常由具有存储功能的多位触发器组合起来构成。

单独一位触发器可存储1个二进制代码，存放n个二进制代码的寄存器，需用n位触发器来构成 按照功能的不同，可将寄存器分为数码寄存器和移位寄存器两大类数码寄存器只能并行送入数据，需要时也只能并行输出移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移，数据既可以并行输入、并行输出，也可以串行输入、串行输出，还可并行输入、串行输出，串行输入、并行输出，应用十分灵活，用途也很广数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计时序逻辑电路时序逻辑电路异步复位端为异步复位端为低电平时，寄低电平时，寄存器清零存器清零1. 数码寄存器D触发器构成的四位寄存器D2 1D1D Q3D3 1D1D 1D1D D1 1D1D D0CPQ2Q1Q0R0 00 00 00 00 0异步复位端为异步复位端为高电平时：无高电平时：无CP脉冲到来脉冲到来寄存器保持原寄存器保持原态，态，CP上升上升沿到来后存入沿到来后存入数码1 11 10 01 11 11 11 10 01 1 即：无论寄存器中原来的内容是什么，只要送数控制时钟脉冲CP上升沿到来，加在并行数据输入端的数据D3~D0将立即被送入进寄存器中，有：输出不变数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计时序逻辑电路时序逻辑电路并行输出端并行输出端2. 移位寄存器 在存数操作之前，先将各个触发器清零。

当出现第1个移位脉冲CP时，待存数码的最高位和4个触发器的数码同时右移1位，即待存数码的最高位存入Q3，而寄存器原来所存数码的最高位从Q0输出；出现第2个移位脉冲时，待存数码的次高位和寄存器中的4位数码又同时右移1位依此类推，在4个移位脉冲作用下，寄存器中的4位数码同时右移4次，待存的4位数码便可存入寄存器 D Di i 1D C 1D C 1D C 1D C FF3 FF2 FF1 FF0 Q Q Q Q D D0 0CPCPQ3Q2Q1Q0串行输入端串行输出端移位脉冲移位脉冲数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计时序逻辑电路时序逻辑电路 74164是一个串行输入、并行输出的八位单向移位寄存器，电路符号和逻辑功能表如下：Ø 8位单向移位寄存器74164CPD0=DSADSBQ0 Q1………Q7 0 0 …………00 Q1=Q0…Q7=Q61 Q1=Q0…Q7=Q6011×↑↑×01Q7Q6Q5Q4Q3Q2Q1Q0CR CPDSADSB数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计时序逻辑电路时序逻辑电路 D Di i 1D C 1D C 1D C 1D C FF3 FF2 FF1 FF0 D D0 0CPCPQ3Q2Q1Q0QCrQCrQCrQCrØ双向移位寄存器右移移位工作过程演示左移输入端左移输入端右移输出端右移输出端0 00 00 00 01 10 01 10 00 00 01 11 10 00 01 11 11 10 01 11 11 11 1双向移位寄存器右移移位状态转换真值表数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计时序逻辑电路时序逻辑电路 D D0 0 1D C 1D C 1D C 1D C FF0 FF1 FF2 FF3 D Di iCPCPQ3Q2Q1Q0QCrQCrQCrQCr双向移位寄存器左移移位工作过程演示左移输出端左移输出端右移输入端右移输入端0 00 00 00 01 10 01 10 00 00 01 11 10 00 01 11 11 10 01 11 11 11 1双向移位寄存器左移移位状态转换真值表数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计时序逻辑电路时序逻辑电路移位寄存器的工作性能41235671516DRABCGNDCPCPQ DQCUCC74LS19474LS194891011121413DM0DLM1QBQACr· ·来一个低脉冲，无论电路状态如何，输出均刷新为0 0，异步清零功能时钟脉冲无上升沿到来时，移位寄存器输出状态不变。

静态保持功能0 0 0 0M1M0=00时，在CP作用下，各触发器次态等于原态动态保持功能1 1 1 1M1M0=11时，在CP作用下，并行输入数据端ABCD被送入寄存器，输出次态等于输入A B C D并行输入功能 M1M0=01时，在移位脉冲上升沿作用下，电路完成右移移位过程右移移位功能 M1M0=10时，在移位脉冲上升沿作用下，电路完成左移移位过程左移移位功能 显然，74LS194芯片功能有异步清零、静态保持、动态保持、并行输入、左移移位和右称移位六项功能数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计时序逻辑电路时序逻辑电路Q0Q1Q2Q3001000013. 移位寄存器的应用(1) 构成环形计数器移位寄存器的D0和Q3相连可构成工作时序为1的环形计数器1DFF01DFF11DFF21DFF3D0CPCPD2D1D3Q0Q1Q2Q3特点：特点：N位移位寄存器可以计n个数，实现模n计数器状态为1的输出端的序号等于计数脉冲的个数，移位寄存器构成环形计数器时通常不需要译码电路010010001DFF01DFF11DFF21DFF3D0CPCPD2D1D3Q0Q1Q2Q3数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计时序逻辑电路时序逻辑电路41235671516DRABCGNDCPCPQ DUCC74LS19474LS194891011121413DM0DLM1QACr· ·QBQC启动信号Q0Q1Q2Q310 0 011 1移位寄存器构成环形计数器时，正常工作过程中清零端状态始终为1。

工作原理：工作原理：根据起始状态设置的不同，在输入计数脉冲CP的作用下，环形计数器的有效状态可以循环移位一个1，也可以循环移位一个0即当连续输入CP脉冲时，环形计数器中各个触发器的Q端或Q端，将轮流地出现矩形脉冲74LS194构成的四位环形计数器数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计时序逻辑电路时序逻辑电路CPCPQ0Q1Q3Q2四位环形计数器波形图0 00 00 01 10 00 00 01 10 01 10 00 01 10 00 00 00 00 00 01 1 四位移位寄存器的循环状态一般有16个，但构成环形计数器后只能从这些循环时序中选出四个来工作，这就是环形计数器的工作时序，也称为正常时序或有效时序其它末被选中的循环时序称为异常时序或无效时序例如上述分析的环形计数器只循环一个“1”，因此不用经过译码就可从各位触发器的Q端得到顺序脉冲输出数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计时序逻辑电路时序逻辑电路(2) 用移位寄存器构成扭环形计数器 环形计数器是从Q3端反馈到D端，而扭环形计数器则是从Q3端反馈到D端。

从Q3端扭向Q3端，故得扭环扭环名称扭环型计数器也称约翰逊计数器1D1DFF0Q01D1DFF1Q11D1DFF2Q21D1DFF3Q3D0D1D2D3CPCPQ0Q1Q2Q300001000110011100001001101111111数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计时序逻辑电路时序逻辑电路 扭环形计数器有2n个有效状态，其余为无效状态，存在自行启动问题附加适当反馈逻辑可使约翰逊计数器自行启动具体原则就是使非工作时序中的状态向正常时序过渡nnnn3210Q0 Q1 Q2 Q3 D0 D1 D2 D31D C11D C11D C11D C1CP0 Q1 Q2 Q3Q&&FF0FF1FF2FF3逻辑电路图00001000110011101111011100110001有效循环体有效循环体10011101010110110110001010100100无效状态总能进入有效循环体，有自启动能力数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计时序逻辑电路时序逻辑电路1D1DFF0Q01D1DFF1Q11D1DFF2Q21D1DFF3Q3D0D1D2D3CPCP=1=1(3) (3) 伪随机序列发生器伪随机序列发生器 伪随机序列发生器也属于计数器的一种类型，其输出状态组合除全0状态外，其它状态均在输出中出现，因其输出状态出现的顺序在统计上十分近似于随机白噪声，故称为伪随机序列发生器。

图示电路是一个四位伪随机序列发生器电路的构成主要是反馈逻辑电路的确定，通常采用异或门，反馈电路输入信号的选择根据移位寄存器的位数决定输出相同时伪随机序列的反馈电路不是唯一的数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计时序逻辑电路时序逻辑电路 寄存器、计数器寄存器、计数器的概念你掌握了多的概念你掌握了多少？能不能说出何少？能不能说出何谓计数器的自启动谓计数器的自启动 能力？能力？试用试用74LS161集成集成芯片构成一个芯片构成一个3位环位环形计数器和形计数器和3位扭环位扭环形计数器形计数器 用用74LS174构成一个六位左移构成一个六位左移移位寄存器移位寄存器试用试用JK触发器设计触发器设计一个同步五进制一个同步五进制 计数器多看多练多做数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计数字电路与逻辑设计时序逻辑电路时序逻辑电路认真复习，加强练习，认真复习，加强练习， 巩固成果，学以致用！巩固成果，学以致用！Goodbye!。