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第一章 EDA技术概述填空题1.一般把 EDA技术的发展分为_、_和 _三个阶段2.在 EDA发展的 _阶段，人们只能借助计算机对电路进行模拟、预测，以及辅助进行集成电路版图编辑、印刷电路板（PCB ）布局布线等工作3.在 EDA发展的 _阶段，人们可与将计算机作为单点设计工具，并建立各种设计单元库，开始用计算机将许多单点工具集成在一起使用4.EDA设计流程包括 _、_、_和 _四个步骤5.EDA的设计验证包括_、_和_6.EDA的设计输入方式主要包括_、_和_7.文本输入是指采用_进行电路设计的方式8.功能仿真是在设计输入完成之后，选择具体器件进行编译之前进行的逻辑功能验证，因此又称为_9.时序仿真是在选择了具体器件并完成布局、布线之后进行的时序关系仿真，因此又称为 _或_10.当前最流行的并成为IEEE 标准的硬件描述语言包括_和_. 11.硬件描述语言HDL给 PLD和数字系统的设计带来了更新的设计方法和理念，产生了目前最常用的并称之为_的设计法12.EDA工具大致可以分为_、_、_、_以及 _等 5 个模块13.将硬件描述语言转换为硬件电路的重要工具称为_单项选择题1.将设计的系统或电路按照EDA开发软件要求的某种形式表示出来, 并送入计算机的过程称为 ( ). 设计输入设计输出仿真综合2.在设计输入完成后，应立即对设计文件进行（）编辑编译功能仿真时序仿真3.在设计处理工程中，可产生器件编程使用的数据文件，对于CPLD来说是产生（）熔丝图位流数据图形仿真4.在设计处理过程中，可产生供器件编程使用的数据文件，对于 FPGA来说是生成 （ ）熔丝图位流数据图形仿真5 在 C语言的基础上演化而来的硬件描述语言是（）VHDL Verilog HDL AHD CUPL 6.基于硬件描述语言HDL的数字系统设计目前最常用的设计法称为（）设计法。

底向上自顶向下积木式定层7.在 EDA工具中，能将硬件描述语言转化为硬件电路的重要工具软件称为（） 仿真器综合器适配器下载器8. 在 EDA工具中，能完成在目标系统器件上布局布线软件称为（）仿真器综合器适配器下载器14 同步练习参考答案填空题1 CAD、CAE 、EDA 2 CAD 3 CAE 4 设计准备、设计输入、设计处理、器件编程5功能仿真、时序仿真、器件测试6文本输入方式、图形输入方式、波形输入方式7硬件描述语言8前仿真9 后仿真、延时仿真10 VHDL 、Verilog HDL 11自顶向下12设计输入编辑器、仿真器、HDL综合器、适配器（或布局布线器）、下载器13 HDL综合器单项选择题 1 2. 3. 4. 5. 6. 7. 8. 第二章EDA工具软件的使用方法填空题1.Quartus 支持 _,_ 和_等不同的编辑方式. 2.用 Quartus 的输入法设计的文件不能直接保持在根目录上, 因此设计者在进入设计前 ,应当在计算机中建立保存文件的_. 3.MegaFunctions 是 Quartus 的 _库, 包括参数可定制的复杂逻辑模块4.QuartusII的_元件库包括各种逻辑门，触发器和输入输出端口等。

5.Quartus 工程中顶层文件的文件名必须和_的名称一致 . 6.QuartusII的分析与综合优化设置中，提供了 _,_ 和_三种优化选择 . 7.指定设计电路的输入输出端口与目标芯片引脚的连接关系的过程称为_. 8.Quartus 的完整编译过程包含_,_,_ 和_四个环节. 9.在完成设计电路的输入输出端口与目标芯片引脚的锁定后, 再次对设计电路的仿真称为 _或_. 10.以 EDA方式实现的电路设计文件, 最终可以编程下载到_或_芯片中, 完成硬件设计和验证. 11. QuartusII的嵌入式逻辑分析仪_是一种高效的硬件测试工具，可以通过_接口从运行的设计中捕获内部信号的波形12. 用嵌入式逻辑分析仪捕获16 位总线的信号，如采样深度为2K，则需要消耗_字节的嵌入式RAM 容量13. 在 QuartusII中利用 _可以观察设计电路的综合结果14. 在给可编程逻辑器件编程时，常用的下载线有_和_. 单项选择题1.下列硬件描述语言中，Quartus 不支持的是( ). VHDL SystemC AHDL VerilogHDL 2. Quartus工具软件具有( )等功能 . 仿真综合设计输入以上均可3. 使用 Quartus 工具软件实现原理图设计输入, 应创建 ( )文件 . bdf vhd bsf smf 4. Quartus的设计文件不能直接保护在( ). 硬盘根目录文件夹工程目录5. 在 Quartus 的原理图文件中, 正确的总线命名方式是（） 。

a8 a7.0 a7:0 a7 downto 0 6 在 Quartus 集成环境下为图形文件产生一个元件符号的主要用途是（） 仿真编译综合被高层次电路设计调用7在 Quartus 中，不能作为工程顶层文件的格式为（） bdf v vhd smf 8下列选项中，可以用作QuartusII工程顶层实体名的是（） 计数器XNOR WRONG DFF 9Quartus 的波形文件类型是（）. .mif .vwf .vhd .v 10.Quartus 的存储器初值设定文件类型是（） bsf .mif .vwf .smf 2.4 同步练习参考答案填空题1 图形、文本、状态机2 工程目录（文件夹）3 宏功能元件（参数可设置强函数元件）4 primitives 5 顶层实体6 平衡、面积、速度7 引脚锁定8 分析与综合、适配、编程、时序分析9 时序仿真、后仿真10 FPGA 、CPLD 11 SignalTapII、JTAG 12 4K 13 RTL阅读器14 ByteBlaster、USB Blaster 单项选择题1 2. 3. 4. 5. 6. 7. 8. 9. 10. 三、 VHDL 填空题1IEEE于 1987 年将 VHDL采纳为 _标准 . 2一般将一个完整的VHDL程序称为 _. 3VHDL 设计实体的基本结构由_,_,_,_和_等部分构成 . 4_和_是设计实体的基本组成部分, 它们可以构成最基本的VHDL程序 . 5IEEE于 1987 年公布了VHDL的_语法标准 . 6IEEE于 1993 年公布了VHDL的_语法标准 . 7根据 VHDL语法规则 ,在 VHDL 程序中使用的文字, 数据对象 , 数据类型都需要_. 8在 VHDL中最常用的库是_标准库 , 最常用的程序包是_程序包 . 9VHDL 的实体由 _部分和 _组成 . 10 VHDL 的实体声明部分指定了设计单元的_或_, 它是设计实体对外的一个通信界面, 是外界可以看到的部分. 11 VHDL 的结构体用来描述设计实体的_或_, 它由 VHDL 语句构成 , 是外界看不到的部分. 12 在 VHDL的端口声明语句中, 端口方向包括 _,_,_ 和_. 13 VHDL 的字符是以 _括起来的数字，字母和符号。

14 VHDL 的短标识符名必须以_, 后跟若干字母 , 数字和单个下划线构成, 但最后不能为 _. 15 VHDL 93 的数据对象包括_,_,_ 和_,它们是用来存放各种类型数据的容器. 16 VHDL 的变量 (VARIABLE)是一个 _, 只能在进程 , 函数和过程中声明和使用. 17 VHDL 的信号 (SIGNAL)是一种数值容器,不仅可以容纳_, 也可以保持_. 18 VHDL 87 的数据类型包括_,_,_ 和_. 19 VHDL 的标量型 (Scalar Type）是单元素的最基本数据类型，包括_,_,_ 和_. 20 在 VHDL中, 标准逻辑位数据有_种逻辑值 . 21 VHDL 的操作符包括_,_,_ 和 _四类 . 22 在 VHDL中, 预定义的 _可用于检出时钟边沿, 完成定时检查,获得未约束的数据类型的范围等. 23 VHDL 的基本描述语句包括_和_. 24 VHDL 的顺序语句只能出现在_,_ 和_中, 是按程序书写的顺序自上而下 , 一条一条的执行. 25 VHDL 的并行语句在结构体中的执行是_的, 其执行方式与语句书写的顺序无关 . 26 VHDL 的 PROCESS( 进程 ) 内部是由 _组成的 , 但 PROCESS 语句本身却是_. 27 VHDL 的子程序有 _和_两种类型 . 28 VHDL 的过程分为过程首和过程体两部分, 如需在不同实体中调用需要将它们装入_中. 29 VHDL 的函数分为 _和_两部分 , 如需在不同实体中调用需要将它们装入程序包(Package) 中. 30 程序包是利用VHDL语言编写的 , 其原程序也需要以_文件类型保存. 单项选择题1. IEEE于 1987 年公布了VHDL的（）语法规则。

IEEESTD1076-1987 RS232 IEEE.STD_LOGIC_1164 IEEE STD 1076-1993 2. IEEE于 1993 年公布了 VHDL的（）语法规则 IEEESTD1076-1987 RS232 IEEE.STD_LOGIC_1164 IEEE STD 1076-1993 3. 一个能为VHDL综合器接受，并能作为一个独立的设计单元的完整的VHDL程序称为（） 设计输入设计输出设计实体设计结构4. VHDL 的设计实体可以被高层次的系统( ),成为系统的一部分. 输入输出仿真调用5. VHDL 最常用的库是 ( )标准库 . IEEE STD WORK PACKAGE 6. 在 VHDL的端口声明语句中, 用( )声明端口为输入方向. IN OUT INOUT BUFFFR 7. 在 VHDL的端口声明语句中, 用( )声明端口为输出方向. IN OUT INOUT BUFFFR 8. 在 VHDL的端口声明语句中, 用( )声明端口为双向方向. IN OUT INOUT BUFFFR 9. 在 VHDL的端口声明语句中, 用( )声明端口为具有读功能的输出方向. IN OUT INOUT BUFFFR 10. 在 VHDL中用 ( )来把特定的结构体关联一个确定的实体, 为一个大型系统的设计提供管理和进行工程组织. 输入输出综合配置11. 在 VHDL中,45_235_287 属于 ( )文字 . 整数以数制基数表示的实数物理量12. 在 VHDL中,88_670_551.453_909属于 ( )文字 . 整数以数制基数表示的实数物理量13. 在 VHDL中,16#FE#属于 ( )文字 . 整数以数制基数表示的实数物理量14. 在 VHDL中,100m 属于 ( )文字 . 整数以数制基数表示的实数物理量15. 在 VHDL短标识符命名规则中, 以 ( )开头的标志符是正确的. 字母数字字母或数字下划线16. 在下列标志符中,( )是 VHDL的合法标志符 . 4h_adder h_adder_ h_adder _h_adde 17. 在 VHDL中,( )不能将信息带出对它定义的当前设计单元。

信号常量数据变量18. 在 VHDL中， （）的赋值是立即发生的，不存在任何延时的行为 信号常量数据变量19. 在 VHDL中，为目标变量的赋值符号是（） = = 20. 在 VHDL中, 为目标信号的赋值符号是( ). =: = := = 21. 在 VHDL中, 在定义信号时, 可以用 ( )符号为信号赋初值. =: = := 不是操作符 , 它只是相当于( )的作用 . IF THEN AND OR 33. 在 VHDL的 FOR_LOOP 语句中循环变量的一个临时变量, 属于 LOOP 语句的局部变量,( )事先声明 . 必须不必其类型要其属性要34. 在 VHDL中，预计“ FOR n IN 0 TO 7 LOOP ”定义循环次数是（）次8 7 0 1 35. 在 VHDL中，下列用法中可以综合的是（） WAIT WAIT FOR 。