构建系统级JTAG链调试电路JTAG技术介绍JTAG技术俗称.docx

构建系统级 JTAG 链调试电路第一部分： JTAG 技术介绍JTAG 技术俗称边界扫描技术，是近代发展起来的高级测试技术JTAG 主要有以下几个方面应用：1) .互连测试判断互连线路是否存在开路、短路或固定逻辑故障2) .可编程器件的程序加载如FLASH、CPLD、FPGA等器件的加载3) .可编程器件的调试如FPGA, DSP等器件debug4) .电路采样器件正常工作时，对管脚状态进行采样观察JTAG测试一般使用标准的TAP(Test Access Port)连接器，如下图所示A) .1号脚为TCKJTAG测试参考时钟，由JTAG主控制器提供给被测试器件，该信号需要下 拉处理，下拉电阻不能小于330ohm, —般选择IKohm之所以TCK要下拉处理，是因为JTAG 测试规范规定：在TCK为低电平时，被测试器件的TAP状态机不得发生变化所以，默认状 态下，TCK必须为低电平，使TAP状态机保持稳定最小驱动电流为2mAB) .2号脚为GND使用时直接连单板的GND即可0.3号脚为TDOJTAG测试数据输出管脚，JTAG主控制器从此管脚输出测试数据给被测试 器件，JTAG主控制器的TDO接被测试器件的TDI。

TDO在TCK的下降沿输出JTAG测试规范 没有规定如何处理TDO管脚，一般情况下悬空即可，也可以通过4.7Kohm电阻上拉到VCC， 已增加驱动TDO的驱动能力D) .4号脚为VCC连接电源，一般为3.3V/2.5V/1.8V等，具体看芯片说明在这里特别说 明下，在实际使用中，很容易将2号脚的GND与此VCC接反，导致JTAG不可用，所以，大 家在设计审查时一定要特别关注这个地方以免因低级错误导致设计改板E) .5号脚为TMSTMS是Test Mode Select的缩写，作用是进行测试模式选择，由JTAG主 控制器输出给被测试器件被测试器件在TCK的上升沿才TMS信号进行采样，根据采样结果 来判断是正常模式还是JTAG测试模式(TMS= “0”为正常模式，TMS= “1”为JTAG模式) 该管脚需要上拉处理，上拉电阻不小于470ohm，一般选取4.7Kohm之所以要上拉处理，是 因为JTAG测试规范规定：当TMS为高电平状态持续5个TCK时钟周期时，TAP状态机必须 回归到复位状态上，不管当前处于何种状态为了让 TAP 在非测试时间里保持在复位的待命 状态，所以将TMS上拉，使其默认状态为高电平。

最小驱动电流为1mATMS的频率一般在 10MHz 以下F） .6 号脚为 NC Not Connect 的意思，该管脚为定义，使用时悬空即可G） .7号脚为/TRSTTAP状态机复位信号由JTAG主控制器输出到被测试器件该信号需要 下拉处理，下拉电阻不小于330ohm, —般选取lkohm为了保证器件的正常功能，上电时需要使TAP状态机复位，这样就不会因为TAP状态机的状 态不定而影响芯片的正常功能通过电阻下拉到GND后，所有被测试芯片的TAP状态机一直 处于复位状态/TRST为可选信号（因为TMS上拉已经可以保证TAP状态机处于复位状态）， 一般CPLD/FPGA等逻辑器件的JTAG接口没有提供此信号H） .8号脚为/DWDirect Write的意思，由JTAG主控制器输出到被测试器件该信号一般 在对JTAG写入速度要求很高的情况下使用，该信号有效时，JTAG写入时可以跳过很多中间 状态，直接写入数据该信号一般很少使用I） .9号脚为TDITest Data Input JTAG主控制器的TDI接被测试器件的TDOJTAG主控 制器会在 TCK 的上升沿对 TDI 信号进行采样该信号需要上拉处理，上拉电阻要求不小于 1Kohm，一般选取4.7Kohm。

之所以要上拉处理，是因为JTAG测试规范中规定：当从TDI接 收到的数据为全“1”指令时，TAP状态机会跳转到bypass状态为了在出错时让TAP处于 旁路状态，所以将TDI上拉，使其默认状态为高电平J） .10号脚为GND使用时接单板地即可JTAG测试时，TCK、TMS、TDI和TDO四个信号为必须，只要有这四个信号，即可完成JTAG 测试工作， /TRST 为可选信号分析上图可知，与测试有关的信号全部在奇数脚（1、 3、 5、 7、9），偶数脚（2、4、6、8、10）均为VCC、GND、NC、/DW等辅助或无用引脚目前，一些规模较大的IC器件基本上都提供JTAG接口，所以，一块单板上会有很多JTAG 测试口，如何将这些测试口连接起来呢？ 目前有三种连接方式：串行方式、并行方式和独立方式纵观当前主流JTAG设计，以串行方式的菊花链结构最为流行菊花链结构示意图如下所示第二部分： 需要解决的问题我们的8250项目中要用到很多的数字板，每板上有几个FPGA，我们需要实现通过底板一个 JTAG接口对所有FPGA统一编程管理和调试管理，这样就会加快整机调试速度，尤其方便整 机组装后的 FPGA 程序更新和 chipscope 调试。

预期实现图如下：底板JT勰接口第三部分：可以实现的方案3-1 ： 桥接芯片实现法对于一个简单的单板，一条JTAG链就可以满足测试要求，但是，对于ATCA架构的系统来说, 就需要系统级的JTAG架构来将系统上的所有单板连接起来进行系统管理，这就需要用JTAG 控制器和JTAG桥片来连接如下图所示目前，有很多 IC 厂商都有 JTAG 主控制器和桥片产品，如 National Semiconductor 的 SCANSTA101、SCANSTA111 （每片价格 30-50）、SCANSTA112 （每片价格 100-150）, TI 的 SN74LVT8986 （每片价格 50-60）、SN54ABT8996, MAXIM 的 DS26900 等根据询价情况，预计 实现成本在800-1200优点： 有成功案例参考 缺点： 成本高，电路复杂3-2 ：总线并联法总线并联法的原理主要是将各PCB板内各个FPGA用串行菊花链方式，各板之间通过245 分别连接到底板的JTAG总线上优点： 成本低（160 左右），电路简单缺点： 无案例参考， JTAG 信号经过 245 控制后是否能正确传到不同的板？供电与共地问 题的解决？以上疑问需要做个验证试验。

验证试验结果：JTAG 口信号TMS, TCK, TDI, TDO可以准确无误地通过245芯片，供电与地问题得到解决 下载程序成功， chipscope 调试成功验证试验成功结论：该方案可行。