CMOS集成电路设计基础.ppt
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CMOS集成电路设计基础集成电路设计基础－数字集成电路基础数字集成电路基础 对对逻辑门的基本要求逻辑门的基本要求1）鲁棒性（用静态或稳态行为来表示）静态特性常常用电压传输特性（VTC）来表示即输出与输入的关系），传输特性上具有一些重要的特征点逻辑门的功能会因制造过程的差异而偏离设计的期望值 （2）噪声容限：芯片内外的噪声会使电路的响应偏离设计的期望值（电感、电容耦合，电源与地线的噪声）一个门对于噪声的敏感程度由噪声容限表示可靠性―数字集成电路中的噪声噪声来源： （1）串扰（2）电源与地线噪声（3）干扰（4）失调应当区分： （1）固定噪声源（2）比例噪声源浮空节点比由低阻抗电压源驱动的节点更易受干扰设计时总的噪声容限分配给所预见的噪声源 高电平噪声容限低电平噪声容限 最低输入高电平（VIHmin）最低输出高电平（VOHmin）最高输入低电平（VILmax）最高输出低电平（VOLmax）高电平噪声容限(NMH) ＝ VOHmin － VIHmin低电平噪声容限(NML) ＝ VILmax － VOLmax 理想逻辑门理想逻辑门Ri =∞Ro =0Fanout =∞NMH = NML = VDD/2 （3）逻辑门的“单向性”：输出电平的变化不应出现在任何一个输入上但实际情况在输出与输入之间总有反馈。
如密勒效应）（4）逻辑门的扇出（Fan-out) 和逻辑门的扇入（Fan-in） （5 5）逻辑门的面积与复杂性（集成度与速度）（6）动态性能（由动态或瞬态响应来决定）上升时间、下降时间（tr ，tf ）传播时间（tPHL ，tPLH ，tP）一个门的传播时间与扇出和扇入数有关测量门的延时可以用环型振荡器电路（一般至少五级反相器）实际电路的最高工作频率比环振测得的低50-100倍 延时的定义延时的定义 环型振荡器环型振荡器 （7）逻辑门的功耗瞬时功耗: p(t) =v(t)i(t) =Vsupplyi(t)峰值功耗: Ppeak =Vsupplyipeak平均功耗:功率延时积功率延时积（PDP） =E=每操作消耗的能量=Pav×tp能量延时积能量延时积（EDP） =门的品质（度量）因子= E×tp 功（热）耗对设计的要求：功耗影响设计：封装、冷却、电源线尺寸、电源容量、集成度功耗影响电路的可行性、成本、可靠性峰值功耗（确定电源线尺寸）、平均功耗（确定冷却、对电池要求）动态功耗（翻转功耗）、静态功耗（漏电功耗）传播延时与功耗的关系：功耗延时积、能量延时积 一阶RC电路的延时tp =ln (2) τ=0.69 RC这一模型可以用来模拟反相器延时 一阶RC电路的能耗 MOS开关及开关及CMOS传输门传输门单管MOS开关 NMOS单管开关 NMOS单管开关电路如图所示， CL为负载电容， UG为栅电压， 设“1”表示UG=UDD， “0”表示UG=0(接地)。
a) 电路； (b) 等效开关； (c) 传输特性 (1) 当UG=“0”(接地)时， NMOS管截止(开关断开)， 输出Uo=02) 当UG=“1”(UDD)时， NMOS管导通(开关合上)， 此时视Ui的大小分两种情况： ① Ui
2) 当UG=“0”(接地， 低电平)时， PMOS管导通， 视Ui的大小不同， 也分两种情况：① Ui=“1”(UDD)时， 输入端沟道开启导通， 电流给CL充电， Uo上升， 输出端沟道也开启， 开关整个接通， 有Uo=Ui=“1”② Ui=“0”(低电平)时， 输入端沟道被夹断， 此时要维持沟道导通， 则输出端沟道开启， 输出电压Uo必须比UG高一个PMOS管的阈值电压|UTHP| 因此， 当传输输入为0的信号时， 输出同样存在所谓的“阈值损失”， 即 Uo=|UTHP| (a) 电路； (b) 等效开关 当开关控制电压(UG)使MOS管导通时， NMOS、 PMOS传输信号均存在阈值损失， 只不过NMOS发生在传输高电平时， 而PMOS发生在传输低电平时 下图给出了阈值损失的波形示意图 CMOS传输门 根据NMOS和PMOS单管开关的特性， 将其组合在一起形成一个互补的CMOS传输门， 这是一个没有阈值损失的理想开关CMOS传输门电路 CMOS传输门电路如图 所示， NMOS管和PMOS管的源极、 漏极接在一起， NMOS衬底接地， PMOS衬底接UDD(保证了沟道与衬底之间有反偏的PN结隔离)， 二者的栅极控制电压反相， 即UGP= ～UGN 。
传输门电路及栅极控制电压波形 CMOS传输门的直流传输特性CMOS传输门的直流传输特性如图 所示， 它不存在阈值损失问题： (1) 当UGN=“0”， UGP=“1”时， N管、 P管均截止， Uo=0 (2) 当UGN=“1”, UGP=“0”时， Ui由“0”升高到“1”的过程分为以下三个阶段(分析中， 设“1”为UDD=5Ｖ， “0”为接地(0 V）， UTHN=|UTHP|=0.9 V):① Ui较小， 有 UGN-Ui>UTHN N管导通 |UGP-Ui|
沟道电流ID与管子的宽长比(W/L)成正比， 为使传输速度快， 要求ID大些， 沟道长度L取决于硅栅多晶硅条的宽度， 视工艺而定 一般L取工艺最小宽度(2λ）， 那么， 要使ID大， 就要将沟道宽度W设计得大一些 CMOS反相器反相器 CMOS 反相器的特点（一）电压摆幅接近电源电压，噪声容限大二）为无比逻辑当反相器的阈值在电压摆幅的中点时，高与低电平的噪声余量相同，此时的噪声容限最大 行为描述 晶体管电路 版图 3.1.1 反相器静态特性随着Ui由小变大(0→UDD)， 反相器的工作状态可分为5个阶段来描述 反相器的直流传输特性 (a) 电路； (b) 直流传输特性 1. AB段 在AB段， 0 N管做为P管的负载管， rdsn很小， 所以增益减小， Uo变化缓慢5. EF段 随着Ui进一步增大， 当满足 UDD+UTHP≤Ui≤UDD 时， P管截止， IDP=0, N管维持非饱和导通而导致Uo=0 CMOS反相器功耗1. 静态功耗PS当Ui=0 时，V1截止，V2导通，Uo=UDD(“1”状态)当Ui=UDD(“1”)时，V1导通，V2截止，Uo=0(“0”状态) 因此， 无论Ui是“0”或“1”， 总有一个管子是截止的， ID=0, 故静态功耗 PS=ID×UDD=0 2. 动态功耗(瞬态功耗)PD 1) 对负载电容CL充放电的动态功耗PD1——交流开关功耗 设输入信号Ui为理想方波 当Ui由“0”→“1”时， 输出电压Uo由“1”→“0”, V1导通， V2截止， IDN使CL放电(反充电)， Uo下降 反之, Ui由“1”→“0”时，输出电压Uo由“0”→“1”， V1截止， V2导通， IDP给CL充电， Uo上升 因此， 在输入信号变化的一段时间内， 管子存在电流和电压， 故有功率损耗 一周内CL充放电使管子产生的平均功耗式中Tc为输入信号周期 Ui为非理想阶跃波形时引入的动态功耗PD2——直流开关功耗 对NMOS管， UGSN=Ui, 则: (1) 当UGSN=Ui 对PMOS管， UGSP=Ui-UDD, 则: (1) 当|UGSP|=|Ui-UDD|<|UTHP|时， PMOS管截止； (2) 当|UGSP|=|Ui-UDD|>|UTHP|时， PMOS管导通 因此， 在t1～t2， t3～t4时间段内， NMOS管和PMOS管同时导通， iDN=iDP≠0, UDSN、 UDSP 也不为0， 产生瞬态功耗PD2， 该电流贯穿NMOS管和PMOS 设电流峰值为IDM， 其平均电流近似为IDM/2, 那么， 电源供给的平均功率(也就是管子消耗的平均功率)为式中： tr=t2-t1——Ui的上升时间； tf=t4-t3——Ui的下降时间 总的反相器功耗 PD=PD1+PD2 由以上分析可得结论： 要降低功耗， 必须要按比例减小管子的尺寸(CL减小)， 特别是减小供电电压UDD CMOS反相器的门延迟、 级联以及互连线产生的延迟1. CMOS反相器的延迟分析模型 用于CMOS反相器延迟分析的RC模型如图所示， 将管子导通时的电流电压关系等效为一个电阻， 其中RP表示P管导通时的等效电阻， RN表示N管导通时的等效电阻； RL为连线电阻， CL为负载电容。 如果反相器级联， 那么CL代表下一级反相器的输入栅电容 CMOS反相器上升时间tr、 下降时间tf、 延迟时间td的计算 1) tr、 tf、 td的定义 tr： 输出电压Uo从0.1UDD上升到0.9UDD所需的时间(UDD为Uo的振幅) tf: 输出电压Uo从0.9UDD下降到0.1UDD所需的时间 td: Uo从0上升到0.5UDD所需的时间 暂令RL=0, 则CL充放电电路如图所示 (a) CL充电电路； (b) CL放电电路 tr、 tf的计算CL充电期Uo(t)表达式为 CL放电期Uo(t)表达式为 根据tr和tf的定义， 得tr=2.2RPCL tf=2.2RNCL 反相器延迟时间td的计算反相器延迟时间分上升延迟时间tdr和下降延迟时间tdf, 总的平均延迟时间td为延迟时间td的含义 如果输入为理想阶跃波形， 那么经过一级非门以后其延迟时间为式中tr为反相器的上升时间, tf为反相器的下降时间 经过两级反相器的延迟时间为 连线延迟 在版图设计中， 往往用金属和多晶硅做互连线， 而扩散层电容较大， 除短线外， 一般不宜做信号连线。 采用多晶硅做连线时， 可将其等效为若干段分布RC网络的级联， 使信号传输速度下降， 产生延迟 连线产生的延迟近似为式中： r—单位长度连线电阻； C—连线分布电容； l—连线长度 互连线的RC模型 逻辑扇出延迟 如果一个反相器不止驱动一个反相器， 而要同时驱动多个反相器， 我们称之为门的扇出， 扇出系数F0表示被驱动的门数 所有扇出门的输入电容并联作为驱动门的负载电容CL， 故CL增大了， 门的延迟时间也将增大， 而且互连线的影响也变大， 其延迟时间可近似为 tdF≈(m+F0)td1式中： m——由互连线增多而带来的影响； F0——由扇出门带来的影响； td1——单个门的延迟时间(F0=1时) 影响传输特性的因素：（1） P管和N管的宽长比（W/L) 的比值（从设计角度）P管和N管的宽长比（W/L) 的比值不同时，VM 的值不同工业设计中使P管的尺寸为N管的2倍可以节省面积，器件的二次效应（例如沟长调制和速度饱和）使这一比例更为合理。 增加P管的宽度使VM 移向Vdd, 增加N管的宽度使VM 移向GND,这在某些设计中非常有用但VM 值对于器件尺寸较不敏感改变VM 可以改善电路的可靠性 P管和N管的宽长比（W/L) 的比值不同时，VM的值不同 （2）电源电压过低的电源电压（<0.1V时）使VTC 明显变差降低电源电压，使VTC 特性改善降低电源电压将增加延时电源电压较低时，VTC 对器件参数的变化较为敏感降低电源电压虽降低系统内部噪声（如串扰），但外部噪声不改善 （3）工艺偏差“好”的的MOS管管沟道较短、较宽栅氧较薄、器件阈值较低（4）环境：例如温度温度上升时，传输特性左移 （四）输入阻抗大，输出阻抗可设计得较小（导通电阻与管子两端的电压有关，典型值为kΩ） 优化反相器的速度（1）使电容（负载电容、自载电容、连线电容）较小漏端扩散区的面积应尽可能小输入电容要考虑： （1）Cgs 随栅压而变化（2）密勒效应（3）自举效应（2）使晶体管的等效导通电阻（输出电阻）较小：加大晶体管的尺寸（驱动能力）但这同时加大自载电容和负载电容（下一级晶体管的输入电容） NMOS和PMOS尺寸比值β = Wp/Wn对反相器延时的影响 （3）提高电源电压提高电源电压可以降低延时，即可用功耗换取性能。 全互补全互补CMOS集成门电路集成门电路 CMOS与非门设计1. 电路NMOS管串联， PMOS管并联， A、 B为输入变量， F为输出 2. 逻辑功能 该电路的逻辑功能如表 所示， 可以完成“与非”运算 3. 与非门所用管子数M 该电路所用管子数M为 M=输入变量数×24. 与非门的RC模型及tr、 tf计算RP1、 RP2分别为PMOS管导通时的等效电阻， RN1、 RN2分别代表NMOS管导通时的等效电阻， S1、 S2分别代表两个PMOS管的通断开关 两个NMOS管串联， 只要其中的一个不导通， 则两个NMOS管都不导通， 因此用一个通断开关S3表示即可 (a) 电路； (b) 输出信号的上升时间和下降时间 根据这个RC模型， 从最坏情况考虑(只有一个P管导通)， 可得与非门输出信号的上升时间和下降时间分别为：下降时间 tf=2.2(RN1+RN2)CL≈2.2×2RN1CL上升时间 tr=2.2RP1CL=2.2RP2CL CMOS或非门设计1. 电路 NMOS管并联， PMOS管串联。 a) 电路； (b) RC模型 2. 逻辑功能 F=A+B 3. tr、 tf tr=2.2(RP1+RP2)CL=2.2×2RP1CL (双管导通)(单管导通， 最坏情况) CMOS与或非门和或与非门设计 CMOS与或非门要实现的逻辑函数为F=!(AＢ+CD)1. 电路 (1) NMOS逻辑块电路的设计 根据NMOS逻辑块“与串或并”的规律构成N逻辑块电路 (2) PMOS逻辑块电路的设计 根据PMOS逻辑“或串与并”的规律构成PMOS逻辑块电路(3) 将NMOS逻辑块与PMOS逻辑块连接， 接上电源和地， 构成完整的逻辑电路 2. RC模型及管子尺寸设计 RP1=RP2≈RP3=RP4, RN1≈RN2=RN3≈RN4最坏情况下， 晶体管驱动CL CL充电时， S5、 S6导通一个， S3、 S4导通一个 放电时， S1、 S2导通一个 因此有tr =2.2(RP1+RP3)CL=2.2×2RP1CL tf =2.2(RN1+RN2)CL=2.2×2RN1CL 。
