2023年基本RS锁存器和D触发器器件实验报告.doc

基本RS触发器和D触发器一、实验目的： 熟悉几种常见触发器的逻辑功能，准确理解触发器特性描述和对的对其逻辑功能进行测试操作纯熟使用示波器来观看触发器的时序图 二、实验内容： 1．搭接一个基本RS触发器，对其功能进行测试，填写基本RS触发器特性表2．对边沿D触发器74 LS74的逻辑功能进行测试，填写D触发器的特性表3．用D触发器实现计数功能和分频功能4．用4个D触发器设计一个4位的环形计数器三、实验条件：1、硬件基础电学实验箱、双踪示波器、电源2、元器件：74LS00、74LS74、74LS175四、实验过程：1、 搭接一个基本RS触发器，对其功能进行测试a) 实验原理：基本RS触发器是由二个与非门交叉藕合构成的基本RS触发器具有置"0"、置"1"和"保持"三种功能通常称为置"1"端，由于=0时触发器被置"1"； 为置"0"端，由于=0时触发器被置"0"，当 = =1时状态保持基本RS触发器也可以用二个"或非门"组成，此时为高电平触发器b) 实验电路图：c)RS触发器特性表：SRQnQn+100010011010101111000101011001111d)实验现象以及结论：现象： 当s=0时，r=1，结果置1。

当s=1时，r=0，结果置0当s=1时，r=1，次态与现态相同，即保持当s=0时，r=0，出现不稳定状态，假如连接Q'n+1,可以看到其与 Qn+1的值相同，这个状态是要避免的结论：用74LS00搭接的基本RS触发器功能对的2、 对边沿D触发器74 LS74的逻辑功能进行测试a) 实验内容：i. Clk—>Q的波形（500Khz的时钟信号）ii. D—>Q的波形iii. Clk—>D的波形（100Khz的时钟信号）b)实验原理：双上升沿D触发器（有预置端和清除端）的逻辑图：c) 实验电路图：d)实验现象以及结论：i.Clk—>Q： ii.D—>Q: iii.Clk—>D: Iiii.清零： Iiiii.置1 逻辑功能表：PRCLRCLKD'01XX1010XX0100XX1111↑11011↑00111↑XQ0Q'0结论：74LS74逻辑功能测试对的   3、 用D触发器实现计数功能和分频功能a)实验原理：用D触发器实现4分频电路 ：（1）需要两个D触发器由于输出的改变只在时钟上升沿，所以1个触发器是2分频，2个触发器实现4分频2）第一个D触发器的输入时钟为需要分频的系统时钟，将该D触发器的输出取反，做该触发器的输入。

这样才干保证每次碰届时钟上升沿，输出与上一次都是相反的，即频率减半3）第二个触发器的时钟为第一个D触发器的输出，即Q将第2个D触发器的输出取反做其输入这一步与上相同，相称于将2个触发器串联，实现2分频再2分频b) 实验电路图：c) 实验数据以及结论：波形参数最大值最小值峰峰值周期频率脉冲宽度占空比CH14.00v0.00V4.00V2.000us500000HZ1.000us50%CH24.00v0.00V4.00V8.000us125000HZ4.000us50%结论：用2个触发器实现了4分频的效果4、用4个D触发器设计一个4位的环形计数器a) 实验原理：环形计数器实现0000-0001-0010-0100-1000-0000的循环通过触发器将1一级级传下去，假如触发器输出所有都为0，则低位触发器置1当时钟处在上升沿时，D触发器如同透明，输出等于输入，相称于每一个触发器的次态等于上一级触发器的现态，所以1会一级级传上去但是最前面的或非门控制了当不全为0时，低位输入始终控制在0上这样保证电路上最多只有一个1b) 实验电路：。