基于FPGA的电子时钟设计.doc

电子设计自动化 基于FPGA的电子时钟设计 电子设计自动化技术与应用设计报告设计题目：基于FPGA的电子时钟设计目录1需求分析 21.1 基本功能 21.2 功能要求说明 22计时器总体结构设计 23系统模块化设计 33.1 分频模块 33.2模式选择模块 43.3 计时模块 43.4 秒表功能模块 53.5显示模块 63.6顶层模块 74电路图综合结果及仿真结果 74.1电路图综合结果 74.2仿真图 94系统的实现与验证 94.1管脚分配情况 94.2实现与验证 105设计体会 11基于FPGA的电子时钟设计1需求分析1.1 基本功能1、能够在LED显示器上清晰的显示小时，分钟和秒；2、能够通过按键准确调整小时，分钟和秒；3、能够实现秒表计时的功能，秒表的精度是0.01s1.2 功能要求说明1、电子时钟采用24小时的显示格式，上电或按键复位后能够从0时0分0秒开始运行，进入时钟运行状态2、当按下电子时钟启动调整键，则电子时钟进入调整时钟模式，此时可利用各调整键调整时间，调整结束后按启动调整键，则电子时钟再次进入到时钟运行状态。

3、当按下秒表启用键时，秒表开始计时，再次按下秒表启用键时停止计时，当读取到计时时间时，按下时钟启用键，则进入时钟运行状态2计时器总体结构设计在应用Verilog硬件描述语言进行数字电路设计的时候，通常可以采用自顶向下或者自底向上两种设计流程根据需求分析所要实现功能的具体要求，采用自顶向下的方法将电路系统逐层分解细化，设计其总体结构计时器应该包含计时和显示两大部分经过分析，计时部分应该采用60进制计数器各两个（分，秒计时），24进制计数器一个（小时计时）秒表部分需要采用100进制的计数器一个显示部分采用动态扫描，可以有效地节约硬件资源显示部分应该包括动态扫描和译码显示两部分除此之外，系统还应该具有计时和显示的分频电路计时分频电路用来降低系统所用晶振的频率；显示分频电路用来决定合适的刷新频率，既要能够正常显 示，又要满足硬件的要求电子时钟总体结构框图如图1.1所示时间数据动态扫描模块24进制计数器数 码 显 示 管译 码 电 路60进制计数器60进制计数器100进制计数器分 频 模 块50MHz图1.1 电子时钟的总体框图3系统模块化设计3.1 分频模块根据需求分析的要求，分频电路需要产生1HZ、100HZ、1000HZ的脉冲信号。

其中秒表的精确度为0.01s，首先需要一个准确的计时基准时钟，它的周期为10ms，即需要用100Hz的计时时钟电子时钟的运行需要一个1HZ 的脉冲信号来控制秒计时动态扫描模式需要1000 HZ的脉冲信号来控制电子时钟的分频模块如图3.1所示：图3.1 分频模块3.2模式选择模块根据需求分析的要求，电子时钟分为时钟运行模式，调整时间模式和秒表运行模式，在运行时需要对运行状态进行转换电子时钟的模式选择模块如图3.2所示：图3.2 模式选择模块3.3 计时模块根据需求分析的要求，电子时钟计时模块的功能为正常计时，即每秒钟读出一次数，秒表加1，秒计时满60进1给分计时，分计时满60进1给小时计时，小时计时满24清零从功能上讲需要60进制计数器，60进制计数器和24进制计数器秒表的精度是0.01S，从功能上讲需要一个100进制计数器电子时钟的计时模块如图3.3所示：图3.3 计时模块3.4 秒表功能模块根据需求分析要求，电子时钟秒表模块功能为进行手动计时，按一下key2为计时，再按一次key2为停止计时，保存计数数值，依此类推；按一次key1为计数清零，停止计数电子时钟秒表模块计数器共有三个，分别为百分秒的100进制计数器，秒钟的60进制计数器和分钟的60进制计数器。

秒表功能模块如图3.4所示：图3.4 秒表功能模块3.5显示模块电子时钟显示模块主要是用LED显示，采用动态扫描方式显示根据需求分析的要求，电子时钟显示模块包括调整时间显示和时钟，秒表运行显示两部分，如图3.5和图3.6所示，分别表示调整时间显示和时钟，秒表运行显示图3.5调整时间显示图3.6时钟，秒表运行显示3.6顶层模块顶层模块的作用主要是将分频模块，模式选择模块，计时模块，秒表功能模块和显示模块连接在一起，实现需求分析中电子时钟所要求的功能顶层模块如图3.7所示:图3.7 顶层模块4电路图综合结果及仿真结果4.1电路图综合结果在quartus工程文件中对各个模块进行编译，无误后进行综合，得到最外层电路图，途中包含了各个子模块，各子模块中又包含下层模块电子时钟电路图综合结果如图4.1所示图4.1电路图综合结果4.2仿真图在quartus工程文件中对程序进行仿真，仿真如图4.2所示图4.2仿真图4系统的实现与验证4.1管脚分配情况根据程序的模块化分析和实验板芯片的管脚分配图，在quartusⅡ软件的工程文件的Pin Planner中设置需要的管脚，管脚分配的情况如表4.1所示：表4.1 管脚分配情况DIG[7]OutputPIN_202DIG[6]OutputPIN_203DIG[5]OutputPIN_189DIG[4]OutputPIN_188DIG[3]OutputPIN_187DIG[2]OutputPIN_186DIG[1]OutputPIN_185DIG[0]OutputPIN_184SEG[7]OutputPIN_197SEG[6]OutputPIN_200SEG[5]OutputPIN_198SEG[4]OutputPIN_194SEG[3]OutputPIN_195SEG[2]OutputPIN_199SEG[1]OutputPIN_201SEG[0]OutputPIN_196clkInputPIN_31key1InputPIN_143key2InputPIN_144modkeyInputPIN_1454.2实现与验证在quartusⅡ软件的工程文件中点击Programmer将程序烧进实验板，然后点击Start运行程序，开始验证需求上要求的功能。

根据需求分析的要求，在实验板上需要验证时钟运行模式，秒表运行模式验证运行如图4.3和4.4所示图4.3时钟运行模式图4.4秒表运行模式根据需求分析的要求，经过验证电子时钟的基本功能正常验证步骤如下：1、按到计时模式，看秒到59时，再过一秒，秒钟清0，分钟加1，秒进制正常把分位调到59，过一分钟，分钟变0，小时加1然后把小时调到23，分位调到59，过一分钟，发现小时位和分位都变0表示计时正常2、按到秒表模式，看到最低两位，到99时，再过10ms,最后两位变0，中两位的低位加1表示秒表功能正常3、按到调时模式，看按键加1功能正常5设计体会本次设计，让我受益匪浅，认识到自己的很多不足由于对Verilog HDL编程语言知识的欠缺，让我对基于FPGA电子时钟设计无从下手，在同学的帮助下编程实现需求分析中对电子时钟要求的功能；对quartusⅡ软件的使用不够熟练，让我在对各个模块的仿真时很是苦恼在实验板上对电子时钟的功能的验证，让我感受到张老师的那句：“不能把软件和硬件结合起来，只能把自己培养成一个软件民工的重要性，让我认识到对硬件学习的必要性和重要性在以后的学习中，我会谨记张老师的教诲，在实际操作中提高写作文档能力和规范性。