复旦数字逻辑基础课件Chapter+3
77页1、第3章 组合逻辑电路范益波2014.92014.9Video Image Processing (VIP) Research Group Fudan http:/ 设计过程掌握常见逻辑模块的功能及其使用掌握实际逻辑电路中冒险现象的形成原理 及其防止方法2.1 组合逻辑电路的分析组合逻辑的结构:组合逻辑组合逻辑 电路电路输输 入入 信信 号号输输 出出 信信 号号组合逻辑电路(简称组合电路)任意时刻的输出信号仅取决于该时刻的输入信号,与信号作用前电路原来的状态无关无记忆功能一般分析过程 确定电路结构为组合电路 确定原则:输出唯一由输入确定,信号流是从 输入端流向输出端,即只有信号的单向传输。 逐级分析,或划分模块后分析。得到逻辑表达式 或真值表 分析得到的逻辑表达式或真值表,得出电路的功 能描述111A BA BYY1Y2&A BYY1Y2Y3组合逻辑的例:两种异或门结构例2-1的分析 (p41)例2-2的分析 (p41)2-1采用2级或非门,例2-2采用3级与非门. 逻辑门的级数越少,电路延时就越短半加器ABCoS0000010110011110&A BS1Co本例可以看成:一个异或门
2、 (输出S)和一个与门(输出Co) 的合成。是一个带进位输出的二进制 加法电路。但是没有考虑低位来的进位。 所以称为“半加器”。全加器CiABCoS0000000101010010111010001101101101011111&A BS&Ci&CoCo1Co2两个半加器的组合:加数1加数2进位和, 进位1 “或” 进位2进位一个复杂的例子:代码转换33221100332323212121010100: , , , 1: , , , CYAYAYAYACYAYA AA AYY AY AYY AY A111111 1&1&1&11 1111&11C CC CC CA1A2A3A0Y0Y3Y2Y1&1&1此例的真值表 (C=1)A3A2A1A0Y3Y2Y1Y0A3A2A1A0Y3Y2Y1Y000000000100011000001000110011101001000111010111100110010101111100100011011001010010101111101101101100101111011010111010011111100结果: C=0时输出与输入相同;C=1时输入二进
3、制码,输出格雷码格雷码:参考书格雷码:参考书p53p53常用组合逻辑模块组合逻辑模块是一些基本的逻辑单元熟悉组合逻辑模块的结构与功能,可以帮助分析复杂的逻辑结构在设计逻辑电路时,可以从逻辑模块出发进行设计 将输入的某种代码(通常为二进制码),转换为事件或 另一种代码输出的过程,称为译码。 转换为事件输出的译码器,是编码器的逆过程。 转换为另一种代码输出的译码器,根据两个代码之间的 关系,可以有各种不同的译码器。 常见的译码器:转换为事件输出的译码器:3-8译码器、等等。转换为另一种代码输出的译码器:(LED)七段译码器、 BCD译码器、等等。译码器3-8译码器(74LS138)Y3&1111111Y1Y0A2S2A0A1&Y2Y7&Y5Y4&Y6&S3S1 SA2S2A0 A1S3S1&Y3Y1Y0Y2Y7Y5Y4Y60 1 2 3 4 5 6 71 2 4ENBIN/OCT使能相关使能相关2014/11/3数字逻辑基础14 3个控制输入S1、S2、S3: 当满足,可以进行正常译码。 这三个输入称为译码器的“使能”(Enable)输入。 输出的逻辑表达式(以Y0为例): 当S1S2S3
4、=1时,3-8译码器的输出分别为A2A1A0这3 个变量的相应编号的最小项,例如: 这种译码器也称作“最小项译码器”123100S S S 0210123()YA A AS S S02100YA A Am123()iiiYmS S Sm S例如,例如,8盏灯,按照输入不同,点亮。盏灯,按照输入不同,点亮。3个控制端也叫片选输入端。可将多片连接起来以扩展译码器的功能。输入输出0xxxx11111111x1xxx111111111000001111111100011011111110010110111111001111101111101001111011110101111110111011011111101101111111111012321001234567SSSAAAYYYYYYYY3-8译码器的真值表译码器的扩展例如:用3-8译码器构成4-16译码器,5-32译码器,6-64译码等。编码器 将输入信号(事件),用一个代码表示(输出)的 过程,称为编码。 编码器有普通编码器和优先编码器两种。 普通编码器在同一个时刻只能允许有一个输入(单 个事件)。 优先编码器允许多个事件同时发生,按照
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