第四章QuartusII应用向导.ppt

1、16:45,1,EDA技术实用教程,第4章 QuartusII应用向导,4.1 基本设计流程 4.2 引脚设置与硬件验证 4.5 原理图输入设计方法,16:45,2,本章学习要求,掌握基于QuartusII平台的VHDL设计和原理图设计方法，初步学会完整设计流程的使用方法； 正确理解频率计原理，掌握利用宏模块进行层次化设计的方法； 初步掌握时序分析的方法。,4,16:45,3,常用FPGA集成开发环境,4,16:45,4,Altera Quartus II,4,16:45,5,VHDL文本输入设计流程,4.1 基本设计流程,16:45,6,4.1.1.建立工作库文件夹和编辑设计文件,4.1 基本设计流程,为设计全加器 新建一个文 件夹作工作库,文件夹名取为 My_prjct 注意，不可 用中文！,（1）新建文件夹,16:45,7,图5-1 选择编辑文件的语言类型,（2）打开文本编辑器输入源程序,4.1 基本设计流程,16:45,8,文本编辑窗,用键盘输入设计 文件：MUX21a,存盘文件名必须 取为：mux21a.vhd,注意，要存在 自己建立的 文件夹中,输入VHDL文件并存盘,16

2、:45,9,4.1.2.创建工程,4.1 基本设计流程,16:45,10,4.1.2.创建工程,4.1 基本设计流程,图 利用New Project Wizard 创建工程,16:45,11,将所有相关文件都加入此工程,4.1 基本设计流程,16:45,12,4.1.3.编译前设置,4.1 基本设计流程,（1） 选择目标器件,器件系列（Family）选择窗， 选择ACEX1K系列,根据实验板上的目标 器件型号选择， 如选EP1K100QC208-3,消掉只显示高速器件 前的对勾,16:45,13,选择配置器件的工作方式,4.1 基本设计流程,（2）工作方式选择,16:45,14,4.1 基本设计流程,（3）选择配置器件和编程方式,16:45,15,4.1 基本设计流程,4.1.4.全程编译,全程编译后出现报错信息,16:45,16,4.1.5.时序仿真,4.1 基本设计流程,（1）选择编辑矢量波形文件,16:45,17,波形编辑器,4.1 基本设计流程,4.1.5.时序仿真,16:45,18,4.1 基本设计流程,（2）设置仿真时间长度（Edition End Time）,4.1.5.

3、时序仿真,16:45,19,4.1 基本设计流程,（3） vwf激励波形文件存盘,4.1.5.时序仿真,16:45,20,4.1 基本设计流程,（4）向波形编辑器拖入信号节点 ViewUltility WindowsNode Finder,4.1.5.时序仿真,16:45,21,（5）设置时钟周期,4.1 基本设计流程,4.1.5.时序仿真,16:45,22,（6）选择总线数据格式,4.1 基本设计流程,4.1.5.时序仿真,16:45,23,设置好的激励波形图,4.1 基本设计流程,4.1.5.时序仿真,16:45,24,（7）选择仿真控制,4.1 基本设计流程,4.1.5.时序仿真,16:45,25,启动仿真：ProcessingStart Simulation 仿真波形输出,4.1 基本设计流程,4.1.5.时序仿真,16:45,26,选择全时域显示,4.1 基本设计流程,4.1.5.时序仿真,16:45,27,6.应用RTL电路图观察器（ToolsRTL Viewer）,4.1 基本设计流程,CNT10的RTL电路图,Mux21a的RTL电路图,16:45,28,7.应用时序分

4、析工具（ProcessingTiming Analyzer Tool）,4.1 基本设计流程,16:45,29,4.2 引脚设置和下载,4.2.1.引脚锁定,将设计实体的输入输出端口锁定到芯片确定的引脚上，供编程下载。,可用引脚？ Assignment Pin Planner,16:45,30,全局时钟引脚（global clock）：79,183,16:45,31,AssignmentAssignment editor,16:45,32,（step1）打开工程,引脚锁定方法一,4.2引脚设置和下载,16:45,33,Assignment Editor 编辑器,4.2引脚设置和下载,（step2）打开设置编辑器,双击“To”菜单之“New”项,16:45,34,在“节点查找器”窗口选择所要选定的端口,16:45,35,引脚锁定对话框,4.2引脚设置和下载,（Step3） 逐一为端口选定器件引脚,（Step4）重新编译一遍，将引脚锁定信息编译进编程 下载文件（.sof）中,16:45,36,4.2引脚设置和下载,引脚锁定方法二（设计简单，推荐.4.2.6）： AssignmentsPin

5、s用鼠标将编辑窗中左侧端口名逐一拖入右侧选定引脚即可,然后将引脚锁定信息编译进编程下载文件（.sof）中.,16:45,37,选择编程下载文件,4.2引脚设置和下载,4.2.2.配置文件下载,（Step1）连接主机与实验箱（注意断电操作）后打开电源; 打开编程器窗口（Tools-Programmer）和配置文件,16:45,38,选定加入编程下载方式,4.2引脚设置和下载,（Step2）设置编程器(初次编程时):选择ByteBlasterMV(LPT1),16:45,39,双击选中的编程方式名,4.2引脚设置和下载,（Step3） 选择编程器：选择ByteBlasterMV(LPT1),16:45,40,ByteBlaster II 编程下载窗口,4.2引脚设置和下载,（Step4） Start启动编程器,（Step5） 硬件测试,16:45,41,3. 编程配置器件 图 ByteBlaster II 接口AS模式编程窗口,4.2引脚设置和下载,16:45,42,图 AS模式编程成功,4.2引脚设置和下载,16:45,43,4.3嵌入式逻辑分析仪使用方法,1.打开SignalTapII

6、编辑窗 图 SignalTapII编辑窗口 2.调入代测信号,16:45,44,3. SignalTapII参数设置,图 SignalTapII编辑窗口,4.3嵌入式逻辑分析仪使用方法,16:45,45,4.文件存盘,图 设定SignalTapII与工程同一综合适配,4.3嵌入式逻辑分析仪使用方法,16:45,46,5. 编译下载 图 下载并准备启动SignalTapII,4.3嵌入式逻辑分析仪使用方法,16:45,47,6.启动SignalTapII进行采样与分析 图 SignalTapII采样已被启动,4.3嵌入式逻辑分析仪使用方法,16:45,48,图 SignalTapII数据窗设置后的信号波形,4.3嵌入式逻辑分析仪使用方法,16:45,49,4.5 原理图输入设计方法,图4-23 Quartus II一般设计流程,16:45,50,原理图输入与 VHDL文本输入设计的区别 Graphic is what you draw is what you get “ tell me what hardware you want and I will give it to you” V

7、HDL is what you write is what functional you get “ tell me how your circuit should behave and the VHDL compiler will give you the hardware that does the job” but the designer can not control how the circuit implement,16:45,51,知识扩展 EDA原理图设计与其他仿真软件的区别与联系,如Multisim软件、Pspice等：完成电子电路的辅助设计 Matlab软件：各种系统（如模拟电路、数字电路、通信系统、控制系统等）仿真设计 M2、Q2等EDA软件原理图设计完成ASIC设计全流程 相互配合、相互促进、共同发展。,16:45,52,（1） 打开QuartusII，选菜单“File”“New”，,4.5.1 一位全加器原理图层次化设计流程,4.5 原理图输入设计方法,1. 为本项工程设计建立文件夹,假设本项设计的文件夹取名为adder，路径为：d:adder。,2. 输入

8、设计项目和存盘,16:45,53,(2) 在编辑窗中的任何一个位置上右击鼠标，将出现快捷菜单，选择其中的输入元件项InsertSymbol，于是将弹出输入元件的对话框。,4.5 原理图输入设计方法,图4-41 元件输入对话框,16:45,54,知识扩展QuartusII的其他库,16:45,55,(3) 点击按纽“”，找到基本元件库Primitives，选中需要的元件，单击“打开”按钮，此元件即显示在窗口中，然后单击“Symbol”窗的OK按钮，即可将元件调入原理图编辑窗中。例如为了设计半加器，可参考图4-41，分别调入元件and2、xor和输入输出引脚input和output (也可以在图4-41窗的左下角栏内分别键入需要的元件名)，并如图4-42用点击拖动的方法连接好电路。然后分别在input和output的PIN NAME上双击使其变黑色，再用键盘分别输入各引脚名：a、b、co和so。,4.5 原理图输入设计方法,16:45,56,16:45,57,4.5 原理图输入设计方法,3. 将设计项目设置成可调用的元件,FileCreat/UpdateCreat Symble Files

9、 for Current File,16:45,58,4、全加器顶层文件设计（Schematic）,4.5 原理图输入设计方法,图4-47 连接好的全加器原理图f_adder.bdf,16:45,59,5、将设计项目设置成工程和时序仿真,4.5 原理图输入设计方法,f_adder.bdf工程设置窗,16:45,60,仿真波形,4.5 原理图输入设计方法,图4-48 全加器工程f_adder的仿真波形,16:45,61,1、在同一设计项目中，顶层文件与底层各元件的设计文件名必须是唯一的，不允许重名。 2、设计时自动将当前设计项目文件定为顶层文件。 3、顶层文件中调用的元件符号为底层设计文件。 4、顶层文件通过创建默认符号（打包）自动降为底层文件供其他顶层文件调用。 5、同一设计项目中不允许顶层文件或符号文件的递归调用。 6、原理图输入法和VHDL文本输入法均支持层次化设计。,层次化设计的指导思想,4.5 原理图输入设计方法,16:45,62,知识扩展 利用一位全加器设计多位二进制加法器（实验与设计4-3）,16:45,63,知识扩展 利用LPM加减法器元件设计多位二进制加法器,16:45,64,4.5 原理图输入设计方法,原理图输入方式支持的库元件,16:45,65,知识扩展QuartusII的其他库,16:45,66,知识扩展初步了解宏功能库,QuartusII提供的宏功能库,16:45,67,知识扩展初步了解LPM库,算术子模块库中的LPM_ADD_SUB模块,16:45,68,知识扩展初步了解LPM库,LPM_ADD_SUB模块的参数设置,16:45,69,知识扩展初步了解LPM库,LPM_ADD_SUB模块的Help文档,16:45,70,频率计工作原理：通过对单位时间内连续信号脉冲进行计 数实现信号频率测量。,复杂系统设计前先进行功能模块分割，按层次化原则设计,4.5 原理图输入设计方法,4.5.2 应用宏功能的原理图设计（原理图设计进阶）,16:45,71,4.5 原理图输入设计方法,1、测频计数器conter8设计,两位十

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