计算机组成原理zcyl(3)

1、计算机学院体系结构中心计算机学院体系结构中心由于CPU和主存储器之间在速度上是不匹配的，这种情况便成为限制高速计算机设计的主要问题。为了提高CPU和主存之间的数据传输率，除了主存采用更高速的技术来缩短读出时间外，还可以采用并行技术的存储器。3.5 并行存储器并行存储器2024/5/8计算机学院体系结构中心计算机学院体系结构中心3.5.1 双端口存储器 1、双端口存储器的逻辑结构 双端口存储器由于同一个存储器具有两组相互独立的读写控制电路而得名。由于进行并行的独立操作，因而是一种高速工作的存储器，在科研和工程中非常有用。举例说明，双端口存储器IDT7133的逻辑框图。如下页图。3.5 并行存储器并行存储器2024/5/8计算机学院体系结构中心计算机学院体系结构中心IDT71332K16的SRAM3.5 并行存储器并行存储器2024/5/8计算机学院体系结构中心计算机学院体系结构中心2、无冲突读写控制、无冲突读写控制 当两个端口的地址不相同时，在两个端口上进行读写操作，一定当两个端口的地址不相同时，在两个端口上进行读写操作，一定不会发生冲突。当任一端口被选中驱动时，就可对整个存储器进不会发

2、生冲突。当任一端口被选中驱动时，就可对整个存储器进行存取，每一个端口都有自己的片选控制和输出驱动控制。行存取，每一个端口都有自己的片选控制和输出驱动控制。3.5 并行存储器并行存储器2024/5/8计算机学院体系结构中心计算机学院体系结构中心3.5 并行存储器并行存储器3、有冲突读写控制、有冲突读写控制当两个端口同时存取存储器同一存储单元时，便发生读写冲突。当两个端口同时存取存储器同一存储单元时，便发生读写冲突。为解决此问题，特设置了为解决此问题，特设置了BUSY标志。由片上的判断逻辑决定标志。由片上的判断逻辑决定对哪个端口优先进行读写操作，而暂时关闭另一个被延迟的对哪个端口优先进行读写操作，而暂时关闭另一个被延迟的端口。端口。1.CE判断判断:如果地址匹配且在如果地址匹配且在CE之前有效，片上的控制逻之前有效，片上的控制逻辑在辑在CEL和和CER之间进行判断来选择端口。之间进行判断来选择端口。2.地址有效判断地址有效判断:如果如果CE在地址匹配之前变低，片上的控在地址匹配之前变低，片上的控制逻辑在左、右地址间进行判断来选择端口。制逻辑在左、右地址间进行判断来选择端口。2024/5/8

3、计算机学院体系结构中心计算机学院体系结构中心3、有冲突读写控制、有冲突读写控制3.5 并行存储器并行存储器LL5R2024/5/8计算机学院体系结构中心计算机学院体系结构中心3.5 并行存储器并行存储器2024/5/8计算机学院体系结构中心计算机学院体系结构中心3.5.2、多模块交叉存储器：一个由假设干个模块组成的主存储器是线性编址的。这些地址在各模块中如何安排，有两种方式：一种是顺序方式，一种是交叉方式 3.5 并行存储器并行存储器2024/5/8计算机学院体系结构中心计算机学院体系结构中心n假设有n个存储模块，每个存储模块的容量为m个存储单元n顺序方式：每个存储模块内的地址片选，存储模块选择3.5 并行存储器并行存储器2024/5/8计算机学院体系结构中心计算机学院体系结构中心1、顺序方式例M0M3共四个模块，那么每个模块8个字顺序方式：M0：07 M1：815 M2：1623 M3：24315位地址组织如下：X X X X X高位选模块，低位选块内地址特点：某个模块进行存取时，其他模块不工作，优点是某一模块出现故障时，其他模块可以照常工作，通过增添模块来扩充存储器容量比较方便。缺

4、点是各模块串行工作，存储器的带宽受到了限制。3.5 并行存储器并行存储器2024/5/8计算机学院体系结构中心计算机学院体系结构中心2、交叉方式可以实现多模块流水式并行存取每个存储模块内的地址片选，存储模块选择3.5 并行存储器并行存储器2024/5/8计算机学院体系结构中心计算机学院体系结构中心例M0M3共四个模块，那么每个模块8个字交叉方式：M0：0，4,.除以4余数为0 M1：1，5,.除以4余数为1 M2：2，6,.除以4余数为2 M3：3，7,.除以4余数为35位地址组织如下：X X X X X高位选块内地址，低位选模块 特点：连续地址分布在相邻的不同模块内，同一个模块内的地址都是不连续的。优点是对连续字的成块传送可实现多模块流水式并行存取，大大提高存储器的带宽。使用场合为成批数据读取。3.5 并行存储器并行存储器2024/5/8计算机学院体系结构中心计算机学院体系结构中心3、多模块交叉存储器的根本结构 右图为四模块交叉存储器结构框图。主存被分成4个相互独立、容量相同的模块M0，M1，M2，M3，每个模块都有自己的读写控制电路、地址存放器和数据存放器，各自以等同的方式与CPU

5、传送信息。在理想情况下，如果程序段或数据块都是连续地在主存中存取，那么将大大提高主存的访问速度。3.5 并行存储器并行存储器2024/5/8计算机学院体系结构中心计算机学院体系结构中心通常在一个存储器周期内，m个存储模块必须分时启动，各个存储体的启动间隔为 m为交叉存取度那么整个存储器的存取速度有望提高m倍3.5 并行存储器并行存储器定量分析定量分析2024/5/8计算机学院体系结构中心计算机学院体系结构中心例例5 设存储器容量为设存储器容量为32字，字长字，字长64位，模块数位，模块数m=4，分别用顺序，分别用顺序方式和交叉方式进行组织。存储周期方式和交叉方式进行组织。存储周期T=200ns，数据总线宽度为，数据总线宽度为64位，总线传送周期位，总线传送周期=50ns。假设连续读出。假设连续读出4个字，问顺序存储器个字，问顺序存储器和交叉存储器的带宽各是多少和交叉存储器的带宽各是多少?解：顺序存储器和交叉存储器连续读出m=4个字的信息总量都是：q=64b4=256b顺序存储器和交叉存储器连续读出4个字所需的时间分别是：t2=mT=4200ns=800ns=810-7st1=T+(m-1)x=200ns+150ns=350ns=3510-7s顺序存储器和交叉存储器的带宽分别是：W2=q/t2=256b(810-7)s=320Mb/sW1=q/t1=256b(3510-7)s=730Mb/s3.5 并行存储器并行存储器2024/5/8计算机学院体系结构中心计算机学院体系结构中心二模块交叉存储器举例二模块交叉存储器举例3.5 并行存储器并行存储器3位位18位位2024/5/8计算机学院体系结构中心计算机学院体系结构中心二模块交叉存储器再生举例二模块交叉存储器再生举例3.5 并行存储器并行存储器注意注意刷新刷新与与重写重写的区别。的区别。破坏性读出破坏性读出后重写，以恢复原来的信息。后重写，以恢复原来的信息。非破坏性读出非破坏性读出的动态的动态M M，需补充电荷以保持原来的信息。，需补充电荷以保持原来的信息。2024/5/8

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