一位全加器的设计.docx

最新资料推荐 一位全加器的设计一位全加器的设计1 引言 1 1.1发展历史与现状..1 1.2研究目的与意义..2 1.3全加器的发展前景..2 2 设 计内容 3 2.1 真值表...3 2.2 10管全加器的电路图4 2.3 导出网表.5 3 电路仿真及分析.. 6 3.1 10管 全加器仿真波形..6 3.2 10管全加器的功耗和延迟..64 参考文献 7 1引言由于运算电路的最基本单元是全加器电路，为了能使高速运算电路功耗更加低，传输 速度更快，只能继续研究设计功耗更加低，性能更加优越的全加器所以提高高速数字集成运算电路性能最关键是要全面的优化全加 器的性能在一些全加器设计中，同或门和异或门构成了全加器的基本构建 块，优化基础构建块的性能可以显著提高整个全加器的性能实践证明，减少晶体管的数量可以有效提高全加器的速度，降低 功耗，降低传输延迟本文提出了一种新型3管同或门和异或门制作的10管全加器 的新颖设计较少的晶体管数量保证了较小的功耗，而且芯片面积也可以大大 降低，同时保证了较小的传输延迟对其功耗和延迟可以利用Hspice软件进行仿真1.1发展历史与现状由于芯片设计以及时代发展的需要，全加器电路经历了多种不同结构的发展演变。

由28个晶体管组成的是比较传统早期的全加器，虽然在信号输 出方面比较稳定，但是由于存在过多的晶体管所以其功耗和延迟还有 芯片面积都比较大，因此很快在研究过程中被淘汰再后来陆陆续续出现了 20管的、16管的、14管的等等并且功耗和延迟也都逐渐控制得较为出色由此我们可以看出全加器的发展趋势是晶体管数目在不断减少， 芯片的面积也越来越小，并且现在研究的重点是如何降低功耗延迟 积随着学者的研究，在不久的将来全加器的类型及性能肯定还会有 质的飞跃1.2研究目的与意义义随着集成电路的应用越来越普遍，人 们对电子设备的需求越来越广泛，这就对如何设计、生产高速、低电 压和低功耗的集成电路或微处理器提出了更高的要求为了让数字电路整体的功耗降低，只能对其中的全加器进行性能 上的不同的系统对性能有着不同的要求，有的要求低电压，有的要求 低功耗，或者延时短和芯片面积小等等通过理论研究，了解全加器功耗高和延迟大的原因，然后减少晶 体管数量，设计出性能较优异的10管全加器，利用软件得出全加器 性能参数1.3全加器的发展前景从一开始传统的28管全加器到现在要 设计的10管全加器，甚至以后会有更少晶体管数目的全加器，全加 器在性能上有了全面的优化。

纵观全加器的发展历程，随着集成电路工艺的发展，可以清晰地 看到芯片面积越来越小，全加器晶体管数目越来越少，为的就是使功 耗延迟积降低未来的全加器设计肯定会继续考虑工艺方面的改进，并随着科技 的进步，会有传输速度更快，功耗更小的全加器出现2设计内容2.1全加器真值表： 如图表所示， 由全加器的真值表可以得出逻辑转换式 其中A、B是输入，C是进位输入，SUM是和输出，COUT是进位输出表示异或， 表示同或由逻辑表达式可以看出，SUM可以经过一个同或门和一个异或门 得到，所以可以设计同或门和异或门来实现全加器的逻辑传输ABCS UM COUT 0 000 0 0 0 1 100 1 01 0011 0 1 1 001 0 1 0 1 011 1 00 1111 1 1 2.210管全加器的电路图经过多次调试，图中所标MOS管参数比例为此全加器晶体管较优的数 值观察上图，在设计中首先利用了一个CMOS结构和一个传输门结 构设计了同或门和异或门分析由M0、M1、M2构成的部分，当B输入为1时，CMOS反 相器电路运作，此时Y=A;当B输入为0时，CMOS反相器电路失效， 此时输出Y=A于是即可得到输出Y=A B。

分析由M3、M4、M5构成的部分，相同原理，当B=1时，Y=A； 当 B=0 时，Y=A当输入A和输入B经过晶体管M0、M1、M2组成的异或门后， 得到一级输出A B,第一级输出A B和输入C经过晶体管M6,得到了（A B）C，同时M3、M4、M5组成的同或门的输出和输入C经过晶体管M7,得到了皿 B）C，于是就得到了同理，同或门的输出和输入C经过晶体管M8得到了（A B）C， 同或门的输出和输入B经过晶体管M9得到了 （A B）B,于 是就得到了2.3 10管全加器电路的网表：*Inverter Circuit .options list node post . lib ‘ E:\soft\hspice\180nm CMOS.lib’ 180cmos_models . GLOBALgnd! vdd! Vdd vdd!0 1.8 Vss gnd!00 .SUBCKT inv A B C SUMCOUT*.PININFO A:IB:I C:ISUM:OCOUT:O M0Y Agnd!gnd!Nl W=180n L=180nM1YAB BPlW=360n L=180n M2Y BAAPlW=900nL=180nM3NY A vdd!vdd! PlW=900n L=180nM4 NYA BBNl W=360nL=180nM5ABNY gnd! NlW=900n L=180n M6Y CSUMSUMPlW=1080nL=180nM7 NY C SUM SUM Nl W=540n L=180n M8 C NYCOUT COUT Pl W=1080n L=180n M9 B NY COUT COUT NlW=540n L=180n .ENDS X1 A B C SUM COUT INV v1 A 0 0 pulse 0 1.8 2.01n 0n 0n 5n 10n v2 B 0 0 pulse 0 1.8 2.01n 0n 0n 10n 20n v3 C 0 0 pulse 0 1.8 2.01n 0n 0n 20n 40n c1 SUM 0 0.02pF ic=0 c2 COUT 0 0.02pF ic=0 . measure tran pX1 avg p(X1) from=0ns to=40ns .measure tran COUT_RISE_DELAYTRIG v(A) VAL=0.8v TD=0 RISE=1 TARG v(SUM) VAL=0.8v TD=0 RISE=1 .measure tran SUM_FALL_DELAY TRIG v(A) VAL=0.8v TD=0 RISE=1 TARG v(SUM) VAL=0.8v TD=0 FALL=1 . option post .plot p(X1) . tran 200p50n . print tran v(A) v(B) v(C) v(SUM) v(COUT) . end 3 电路 仿真及分析3.1 10管全加器仿真波形 3.2 10管全加器的功耗 和延迟 $DATA1 SOURCE二‘HSPICE’ VERSION二‘W-2005.03‘ .TITLE ‘*inverter circuit’ px1 cout_rise_delay sum_fall_delay temper alter# 1.693e-041.390e-10 5.331e-09 25.0000 1.0000 在 1.8V的工作电压下，该全加器的电路图经过Hspice仿真后得出该全加器 的功耗为 1.693e-04w，延迟为 5.331e-09 s。

4 参考文献 [1]N Zhuang, H Wu - Solid-State Circuits, IEEE Journal of, 1992 - ieeexplore.ieee.org [2]张 爱华，夏银水 面向低功耗的全加器优化设计 微电子学 第37卷第4期 2007年8月。