建立时间和保持时间.docx

建立时间与保持时间时钟是整个电路最重要、最特殊的信号，系统内大部分器件的 动作都是在时钟的跳变沿上进行,这就要求时钟信号时延差 要非常小，否则就可能造成时序逻辑状态出错；因而明确 FPGA设计中决定系统时钟的因素，尽量较小时钟的延时对保 证设计的稳定性有非常重要的意义1.1建立时间与保持时间建立时间(Tsu： set up time)是指在时钟沿到来之前数据从 不稳定到稳定所需的时间，如果建立的时间不满足要求那么数 据将不能在这个时钟上升沿被稳定的打入触发器；保持时间(Th： hold time)是指数据稳定后保持的时间，如果保持时间不满足要求那么数据同样也不能被稳定的打入触发器建立与保持时间的简单示意图如下图1所示ruLpUlri;iln> -nU>*1 1+ Thkl鹼 IM | WI 图1保持时间与建立时间的示意图在FPGA设计的同一个模块中常常是包含组合逻辑与时序逻辑，为了保证在这些逻辑的接口处数据能稳定的被处理，那么对建立时间与保持时间建立清晰的概念非常重要下面在认识图2同步设计中的一个基本模型图2为统一采用一个时钟的同步设计中一个基本的模型图 中Teo是触发器的数据输出的延时；Tdelay是组合逻辑的延 时；Tsetup是触发器的建立时间；Tpd为时钟的延时。

如果 第一个触发器D1建立时间最大为T1max,最小为T1min,组 合逻辑的延时最大为T2max,最小为T2min问第二个触发 器D2立时间T3与保持时间T4应该满足什么条件，或者是知 道了 T3与T4那么能容许的最大时钟周期是多少这个问题 是在设计中必须考虑的问题，只有弄清了这个问题才能保证所 设计的组合逻辑的延时是否满足了要求下面通过时序图来分析：设第一个触发器的输入为D1,输出 为Q1,第二个触发器的输入为D2,输出为Q2；时钟统一在上升沿进行采样，为了便于分析我们讨论两种情况 即第一：假设时钟的延时Tpd为零，其实这种情况在FPGA 设计中是常常满足的，由于在FPGA设计中一般是采用统一 的系统时钟，也就是利用从全局时钟管脚输入的时钟，这样在 内部时钟的延时完全可以忽略不计这种情况下不必考虑保持 时间，因为每个数据都是保持一个时钟节拍同时又有线路的延时，也就是都是基于CLOCK的延迟远小于数据的延迟基础上, 所以保持时间都能满足要求，重点是要关心建立时间，此时如 果D2的建立时间满足要求那么时序图应该如图3所示从图中可以看出如果：T-Tco-Tdelay>T3 即: Tdelayv T-Tco-T3那么就满足了建立时间的要求，其中T为时钟的周期，这种 情况下第二个触发器就能在第二个时钟的升沿就能稳定的采 到D2,时序图如图3所示。

图3符合要求的时序图如果组合逻辑的延时过大使得T-Tco-Tdelay那么将不满足要求,第二个触发器就在第二个时钟的升沿将采到的是一个不定态，如图4所示那么电路将不能正常的工作图4组合逻辑的延时过大时序不满足要求-^1 J 超/N从而可以推出T-Tco-T2max>=T3这也就是要求的D2的建立时间从上面的时序图中也可以看出，D2的建立时间与保持时间与 D1的建立与保持时间是没有关系的，而只和D2前面的组合 逻辑和D1的数据传输延时有关，这也是一个很重要的结论 说明了延时没有叠加效应第二种情况如果时钟存在延时，这种情况下就要考虑保持时间 了，同时也需要考虑建立时间时钟出现较大的延时多是采用 了异步时钟的设计方法，这种方法较难保证数据的同步性，所 以实际的设计中很少采用此时如果建立时间与保持时间都满足要求那么输出的时序如图5所示图5时钟存在延-时但满足时序从图5中可以容易的看出对建立时间放宽了邛d,所以D2的 建立时间需满足要求：Tpd+T-Tco-T2max> =T3由于建立时间与保持时间的和是稳定的一个时钟周期，如果时 钟有延时，同时数据的延时也较小那么建立时间必然是增大 的，保持时间就会随之减小，如果减小到不满足D2的保持时 间要求时就不能采集到正确的数据，如图6所示。

这时即 T-(Tpd-Tco-T2min)T—(Tpd+T—Tco-T2min) >=T4 即 Tco+T2min-Tpd> =T4从上式也可以看出如果邛d=0也就是时钟的延时为0那么同 样是要求Tco+T2min>T4,但是在实际的应用中由于T2的 延时也就是线路的延时远远大于触发器的保持时间即T4所以不必要关系保持时间图6时钟存在延时且保持时间不满足要求综上所述，如果不考虑时钟的延时那么只需关 心建立时间， 如果考虑时钟的延时那么更需关心保持时间下面将要分析在FPGA设计中如何提高同步系统中的工作时钟1.2如何提高同步系统中的工作时钟从上面的分析可以看出同步系统时对D2建立时间T3的要求为：T-Tco-T2max> =T3所以很容易推出T>=T3+Tco+T2max,其中T3为D2的建立时间Tset, T2为组合逻辑的延时在一个设计中T3和Tco 都是由器件决定的固定值，可控的也只有T2也就时输入端组 合逻辑的延时，所以通过尽量来减小T2就可以提高系统的工作时钟为了达到减小T2在设计中可以用下面不同的几种方 法综合来实现1・2・1通过改变走线的方式来减小延时以altera的器件为例，我们在quartus里面的timing closure floorplan可以看到有很多条条块块，我们可以将条条块块按 行和按列分，每一个条块代表1个LAB，每个LAB里有8个 或者是10个LE。

它们的走线时延的关系如下：同一个LAB 中（最快）< 同列或者同行 < 不同行且不同列我们通过给 综合器加适当的约束（约束要适量，一般以加5%裕量较为合 适，比如电路工作在100Mhz，则加约束加到105Mhz就可以 了，过大的约束效果反而不好，且极大增加综合时间）可以将 相关的逻辑在布线时尽量布的靠近一点，从而减少走线的时 延1・2・2通过拆分组合逻辑的方法来减小延时由于一般同步电路都不止一级锁存（如图8）,而要使电路稳 定工作，时钟周期必须满足最大延时要求，缩短最长延时路径， 才可提高电路的工作频率如图7所示：我们可以将较大的 组合逻辑分解为较小的几块，中间插入触发器，这样可以提高 电路的工作频率这也是所谓''流水线”（pipelining）技术的基 本原理对于图8的上半部分，它时钟频率受制于第二个较大的组合 逻辑的延时，通过适当的方法平均分配组合逻辑，可以避免在两个触发器之间出现过大的延时，消除速度瓶颈图7分割组合逻辑图8转移组合逻辑那么在设计中如何拆分组合逻辑呢，更好的方法要在实践中不 断的积累，但是一些良好的设计思想和方法也需要掌握我们 知道，目前大部分FPGA都基于4输入LUT的，如果一个输 出对应的判断条件大于四输入的话就要由多个LUT级联才能 完成，这样就引入一级组合逻辑时延，我们要减少组合逻辑, 无非就是要输入条件尽可能的少，这样就可以级联的LUT更 少，从而减少了组合逻辑引起的时延。

我们平时听说的流水就是一种通过切割大的组合逻辑（在其中 插入一级或多级D触发器，从而使寄存器与寄存器之间的组 合逻辑减少）来提高工作频率的方法比如一个32位的计数 器，该计数器的进位链很长，必然会降低工作频率，我们可以将其分割成4位和8位的计数，每当4位的计数器计到15 后触发一次8位的计数器，这样就实现了计数器的切割，也 提高了工作频率在状态机中，一般也要将大的计数器移到状态机外，因为计数 器这东西一般是经常是大于4输入的，如果再和其它条件一 起做为状态的跳变判据的话，必然会增加LUT的级联，从而 增大组合逻辑以一个6输入的计数器为例，我们原希望当 计数器计到111100后状态跳变，现在我们将计数器放到状态 机外，当计数器计到111011后产生个enable信号去触发状 态跳变，这样就将组合逻辑减少了状态机一般包含三个模块, 一个输出模块，一个决定下个状态是什么的模块和一个保存当 前状态的模块组成三个模块所采用的逻辑也各不相同输出 模块通常既包含组合逻辑又包含时序逻辑；决定下一个状态是 什么的模块通常又组合逻辑构成;保存现在状态的通常由时序逻辑构成三个模块的关系如下图9所示图9状态机的组成所有通常写状态机时也按照这三个模块将状态机分成三部分 来写，如下面就是一种良好的状态机设计方法:2 This is FSM demo program3 Design Name : arbiter4 File Name : arbiter2.v5 */6 module arbiter2 (7 clock , // clock8 reset , // Active high, syn reset9 req_0 , // Request 010 req_1 , // Request 111 gnt_0 ,12 gnt_1);1313 // Input Ports 15 input clock ;16inp utreset ;17inp utreq 0 ;18inp utreq 1 ;19//——- Output Ports20 output gnt_0 ;21 output gnt_1 ;2 2 // Input ports Data Type23wireclock ;24wirereset ;25wirereq 0 ;26wirereq 1 ;27Output Ports Data Type28reggnt 0 ;29reggnt 1 ;30//--Internal Constants31 parameter SIZE = 3 ;32 parameter IDLE = 3'b001 ,33 GNT0 = 3'b010 ,34 GNT1 = 3'b100 ;35 // Internal Variables 36 reg [SIZE-1:0] state ;// Seq part of the FSM37 wire [SIZE-1:0 ] next_state ;// combo part of FSM39 assign next_state eq_1);fsm_function(req_0, r40 function [SIZE-1:0] fsm function;41input req 0;42input req 1;43case (state)44IDLE :if (req 0 == 1'b1)45fsm function = GNT0;46else if (req 1 == 1'b1)47fsm function= GNT1;48else49fsm function = IDLE;50GNTO :if (req 0 == 1'b1)51fsm function = GNT0;52else53fsm function = IDLE;54GNT1 :if (req 1 == 1'b1)55。