2022年PCIE基础知识.docx

名师归纳总结 精品学习资料 - - - - - - - - - - - - - - -读书之法 ,在循序而渐进 ,熟读而精思PCIe 总线概述随着现代处理器技术的进展, 在互连领域中, 使用高速差分总线替代并行总线是大势所趋；与单端并行信号相比, 高速差分信号可以使用更高的时钟频率, 从而使用更少的信号线,完成之前需要很多单端并行数据信号才能达到的总线带宽；PCI 总线使用并行总线结构,在同一条总线上的全部外部设备共享总线带宽,而 PCIe总线使用了高速差分总线,并采纳端到端的连接方式,因此在每一条 PCIe 链路中只能连接两个设备； 这使得 PCIe 与 PCI 总线采纳的拓扑结构有所不同；PCIe 总线除了在连接方式上与 PCI 总线不同之外,仍使用了一些在网络通信中使用的技术,如支持多种数据路由方式,基于多通路的数据传递方式,和基于报文的数据传送方式,并充分考虑了在数据传送中显现服务质量 QoS 〔Quality of Service〕 问题；PCIe总线的基础学问与 PCI总线不同, PCIe 总线使用端到端的连接方式,在一条PCIe 链路的两端只能各连接一个设备, 这两个设备互为是数据发送端和数据接收端； PCIe总线除了总线链路外, 仍具有多个层次,发送端发送数据时将通过这些层次,而接收端接收数据时也使用这些层次； PCIe总线使用的层次结构与网络协议栈较为类似；1.1 端到端的数据传递PCIe链路使用 “ 端到端的数据传送方式”,发送端和接收端中都含有TX〔发送规律 〕和 RX〔接收 第 1 页,共 10 页 规律 〕,其结构如图4-1 所示；细心整理归纳 精选学习资料 - - - - - - - - - - - - - - - - - - - - - - - - 名师归纳总结 精品学习资料 - - - - - - - - - - - - - - -读书之法 ,在循序而渐进 ,熟读而精思由上图所示,在PCIe 总线的物理链路的一个数据通路〔Lane〕中,由两组差分信号,共4 根信号线组成；其中发送端的 TX 部件与接收端的 RX 部件使用一组差分信号连接,该链路也被称为发送端的发送链路,也是接收端的接收链路；而发送端的 RX 部件与接收端的 TX 部件使用另一组差分信号连接, 该链路也被称为发送端的接收链路, 也是接收端的发送链路； 一个 PCIe链路可以由多个 Lane 组成；高速差分信号电气规范要求其发送端串接一个电容,以进行 AC 耦合；该电容也被称为 AC耦合电容； PCIe链路使用差分信号进行数据传送,一个差分信号由D+和 D-两根信号组成,信号接收端通过比较这两个信号的差值,判定发送端发送的是规律“ 1” 仍是规律“ 0” ；与单端信号相比, 差分信号抗干扰的才能更强, 由于差分信号在布线时要求 “ 等长” 、“ 等宽” 、“ 贴近” ,而且在同层；因此外部干扰噪声将被“ 同值” 而且“ 同时” 加载到 D+和 D-两根信号上,其差值在抱负情形下为 更高的总线频率；0,对信号的规律值产生的影响较小；因此差分信号可以使用此外使用差分信号能有效抑制电磁干扰EMI〔Electro Magnetic Interference〕 ；由于差分信号D+与 D-距离很近而且信号幅值相等、极性相反；这两根线与地线间耦合电磁场的幅值相等,将相互抵消,因此差分信号对外界的电磁干扰较小；当然差分信号的缺点也是显而易见的,一是差分信号使用两根信号传送一位数据；二是差分信号的布线相对严格一些；PCIe链路可以由多条 Lane 组成, 目前 PCIe链路可以支持 1、2、4、8、12、16 和 32 个 Lane,即× 1、× 2、× 4、× 8、× 12、× 16和× 32宽度的 PCIe链路；每一个 Lane 上使用的总线频率与 PCIe总线使用的版本相关；第 1 个 PCIe 总线规范为 V1.0,之后依次为 V1.0a,V1.1,V2.0 和 V2.1；目前 PCIe总线的最新规范为 V2.1,而 V3.0 正在开发过程中,估计在 20XX 年发布；不同的 PCIe 总线规范所定义的总线频率和链路编码方式并不相同,如表 4-1 所示；表 4-1 PCIe总线规范与总线频率和编码的关系PCIe总线规范总线频率 1[1] 单 Lane 的峰值带宽编码方式 第 2 页,共 10 页 1.x 1.25GHz 2.5GT/s 8/10b 编码2.x 2.5GHz 5GT/s 8/10b 编码3.0 4GHz 8GT/s 128/130b 编码如上表所示,不同的PCIe 总线规范使用的总线频率并不相同,其使用的数据编码方式也不细心整理归纳 精选学习资料 - - - - - - - - - - - - - - - - - - - - - - - - 名师归纳总结 精品学习资料 - - - - - - - - - - - - - - -读书之法 ,在循序而渐进 ,熟读而精思相同； PCIe总线 V1.x 和 V2.0 规范在物理层中使用8/10b 编码,即在PCIe链路上的 10 bit 中含有 8 bit 的有效数据；而V3.0 规范使用 128/130b 编码方式,即在PCIe链路上的 130 bit 中含有 128 bit 的有效数据；由上表所示, V3.0 规范使用的总线频率虽然只有 4GHz,但是其有效带宽是 V2.x 的两倍；下文将以 V2.x 规范为例,说明不同宽度 PCIe链路所能供应的峰值带宽,如表 4-2 所示；表 4-2 PCIe总线的峰值带宽PCIe总线的数据位宽 × 1 × 2 × 4 × 8 × 12 × 16 × 32 峰值带宽 〔GT/s〕 5 10 20 40 60 80 160 由上表所示, × 32的 PCIe链路可以供应 160GT/s 的链路带宽,远高于 PCI/PCI-X总线所能提供的峰值带宽；而即将推出的 PCIe V3.0 规范使用 4GHz 的总线频率,将进一步提高 PCIe链路的峰值带宽；在 PCIe总线中,使用 GT〔Gigatransfer〕运算 PCIe链路的峰值带宽； GT 是在 PCIe链路上传递的峰值带宽,其运算公式为总线频率 ×数据位宽 × 2；在 PCIe 总线中,影响有效带宽的因素有很多,因而其有效带宽较难运算；尽管如此, PCIe总线供应的有效带宽仍是远高于 延时；PCI总线； PCIe总线也有其弱点, 其中最突出的问题是传送PCIe链路使用串行方式进行数据传送, 然而在芯片内部, 数据总线仍旧是并行的, 因此 PCIe链路接口需要进行串并转换,这种串并转换将产生较大的延时；除此之外 PCIe 总线的数据报文需要经过事务层、 数据链路层和物理层, 这些数据报文在穿越这些层次时, 也将带来延时；在基于 PCIe总线的设备中, × 1的 PCIe链路最为常见, 而× 12的 PCIe链路极少显现, × 4和 × 8的 PCIe设备也不多见； Intel 通常在 ICH中集成了多个 × 1的 PCIe链路用来连接低速外设, 而在 MCH 中集成了一个 × 16的 PCIe链路用于连接显卡掌握器；持× 8、× 4、× 2和 × 1的 PCIe链路；PCIe总线物理链路间的数据传送使用基于时钟的同步传送机制,而 PowerPC 处理器通常能够支但是在物理链路上并没有时钟线, PCIe总线的接收端含有时钟复原模块 CDR〔Clock Data Recovery〕,CDR将从接收报文中提取接收时钟,从而进行同步数据传递；值得留意的是,在一个PCIe 设备中除了需要从报文中提取时钟外,仍使用了REFCLK+和REFCLK-信号对作为本地参考时钟,这个信号对的描述见下文；1.2 PCIe 总线使用的信号PCIe 设备使用两种电源信号供电,分别是Vcc 与 Vaux,其额定电压为3.3V；其中 Vcc 为主电源, PCIe 设备使用的主要规律模块均使用Vcc 供电,而一些与电源治理相关的规律使用Vaux 供电； 在 PCIe设备中, 一些特殊的寄存器通常使用 Vaux 供电, 如 Sticky Register,此时即使 PCIe设备的 Vcc 被移除,这些与电源治理相关的规律状态和这些特殊寄存器的内容也不会发生转变；在 PCIe 总线中,使用 Vaux 的主要缘由是为了降低功耗和缩短系统复原时间；由于 Vaux 在多数情形下并不会被移除,因此当 PCIe设备的 Vcc 复原后,该设备不用重新复原使用 Vaux供电的规律,从而设备可以很快地复原到正常工作状状态；PCIe 链路的最大宽度为× 32,但是在实际应用中,× 32的链路宽度极少使用；在一个处理器 第 3 页,共 10 页 - - - - - - - - - 系 统 中 , 一 般 提 供 × 16 的PCIe 插 槽 , 并 使 用 PETp0~15、 PETn0~15 和PERp0~15、PER--]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]]n0~15共 64 根信号线组成32 对差分信号,其细心整理归纳 精选学习资料 - - - - - - - - - - - - - - -名师归纳总结 精品学习资料 - - - - - - - - - - - - - - -读书之法 ,在循序而渐进 ,熟读而精思中 16 对 PETxx信号用于发送链路,另外16 对 PERxx信号用于接收链路；除此之外PCIe 总线仍使用了以下帮助信号；1 PERST#信号该信号为全局复位信号,由处理器系统供应,处理器系统需要为PCIe插槽和 PCIe设备供应该复位信号； PCIe 设备使用该信号复位内部规律；当该信号有效时, PCIe 设备将进行复位操作； PCIe总线定义了多种复位方式,其中 现与该信号有关,详见第 1.5 节；2 REFCLK+ 和 REFCLK-信号Cold Reset 和 Warm Reset这两种复位方式的实在一个处理器系统中, 可能含有很多 PCIe设备, 这些设备可以作为 Add-In 卡与 PCIe插槽连接,也可以作为内置模块,与处理器系统供应的 PCIe链路直接相连,而不需要经过 PCIe插槽；PCIe设备与 PCIe 插槽都具有 理器系统同步；REFCLK+和 REFCLK-信号, 其中 PCIe插槽使用这组信号与处在一个处理器系统中,通常采纳专用规律向PCIe插槽供应 REFCLK+和 REFCLK-信号, 如图。