锁存器与触发器(D类).docx

锁存器Latch概述锁存器（Latch）是一种对脉冲电平敏感的存储单元电路，它们可以在特定输入 脉冲电平作用下改变状态锁存，就是把信号暂存以维持某种电平状态锁存 器的最主要作用是缓存，其次完成高速的控制器与慢速的外设的不同步问题， 再其次是解决驱动的问题，最后是解决一个I/O 口既能输出也能输入的问题 锁存器是利用电平控制数据的输入，它包括不带使能控制的锁存器和带使能控 制的锁存器锁存器Latch结构latch:锁存器，是由电平触发，结构图如下：锁存器latch的优缺点优点：1、 面积比ff小门电路是构建组合逻辑电路的基础，而锁存器和触发器是构建时序逻辑电路的 基础门电路是由晶体管构成的，锁存器是由门电路构成的，而触发器是由锁 存器构成的也就是晶体管-》门电路-》锁存器-》触发器，前一级是后一级的 基础latch完成同一个功能所需要的门较触发器要少，所以在asic中用的较 多2、 速度比ff快用在地址锁存是很合适的，不过一定要保证所有的latch信号源的质量，锁存 器在CPU设计中很常见，正是由于它的应用使得CPU的速度比外部10部件 逻辑快许多缺点：1、 电平触发，非同步设计，受布线延迟影响较大，很难保证输出没有毛刺产生2、 latch将静态时序分析变得极为复杂触发器Flip-flop结构lip-flop:触发器，是时钟边沿触发，可存储Ibitdata，是register的基本组成单 位，结构图如下：flip-flop的优缺点优点：1、边沿触发，同步设计，不容易受毛刺的印象 2、时序分析简单缺点：1、面积比latch大，消耗的门电路比latch多锁存器Latch和触发器flipflop的区别1、锁存器Latch和触发器flipflop锁存器能根据输入端把结果自行保持;触发器是指由时钟边沿触发的存储器单 元；由敏感信号（电平，边沿）控制的锁存器就是触发器；2、写电路时，产生锁存器的原因if语句中，没有写else，默认保持原值，产生锁存器，可能不是想要的结果;case语句中，没有写完整default项，也容易产生锁存器；例子：always@ (aorb)beginif (a) q=b;end产生了锁存器，如下:没有锁存器的情况IHEn ftBNA，LFb 1always@(aorb) beginif (a) q=b;elseq=0;end3、避免使用D锁存器，尽量使用D触发器D锁存器 moduletest_latch (y, a, b); outputy;i nputa;i nputb;regy; always@ (aorb) beg in if (a==1'b1)y=b;enden dmoduleD触发器& U U—1 LJ9? It毋绘过口弄|1忌倉詔Lmoduletestd (y, clk, a, b);outputy;i nputclk;i nputa;i nputb;regy;always@ (posedgeclk) beg inif (a==1‘b1)y=b;enden dmoduleuh i*t*£■B 0r■ ■: : li_2bB 0B QrLrLrLrLrLn rLrLrLn n rLnLnrinVt 0 J—社利吏农皆糕册—图9 的时序 El* — D 口 一———CZ> y-ENX从图8可知，例10对应的电路是D触发器。

信号a被综合成D触发器的使能 端，只有在时钟上沿到来且a为高时，b信号的值才能传递给a；只要在时钟 上升沿期间信号b是稳定，即使在其他时候b还有毛刺，经过D触发器后数据 是稳定的，毛刺被滤除一、锁存器锁存器（latch）—对脉冲电平敏感，在时钟脉冲的电平作用下改变状态 锁存 器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号 的电平值，仅当锁存器处于使能状态时，输出才会随着数据输入发生变化锁 存器不同于触发器，它不在锁存数据时，输出端的信号随输入信号变化，就像 信号通过一个缓冲器一样；一旦锁存信号起锁存作用，则数据被锁住，输入信 号不起作用锁存器也称为透明锁存器，指的是不锁存时输出对于输入是透明 的锁存器（latch）:我听过的最多的就是它是电平触发的，呵呵锁存器是电平 触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平 值，当锁存器处于使能状态时，输出才会随着数据输入发生变化简单地 说，它有两个输入，分别是一个有效信号EN，—个输入数据信号DATA_IN， 它有一个输出Q,它的功能就是在EN有效的时候把DATA_IN的值传给Q, 也就是锁存的过程）应用场合：数据有效迟后于时钟信号有效。

这意味着时钟信号先到，数据信号 后到在某些运算器电路中有时采用锁存器作为数据暂存器缺点：时序分析较困难不要锁存器的原因有二：1、锁存器容易产生毛刺，2、锁存器在ASIC设计中 应该说比ff要简单，但是在FPGA的资源中，大部分器件没有锁存器这个东 西，所以需要用一个逻辑门和ff来组成锁存器，这样就浪费了资源优点：面积小锁存器比FF快，所以用在地址锁存是很合适的，不过一定要 保证所有的latch信号源的质量，锁存器在CPU设计中很常见，正是由于它的 应用使得CPU的速度比外部IO部件逻辑快许多latch完成同一个功能所需要 的门较触发器要少，所以在asic中用的较多R gClkQbsQ 爼(Q)Figure !. A gated RS latch circus'J:J： 1 1! 'x LU'ij二触发器触发器（Flip-Flop，简写为FF），也叫双稳态门，又称双稳态触发器是一 种可以在两种状态下运行的数字逻辑电路触发器一直保持它们的状态，直到 它们收到输入脉冲，又称为触发当收到输入脉冲时，触发器输出就会根据规 则改变状态，然后保持这种状态直到收到另一个触发触发器（flip-flops）电路相互关联，从而为使用内存芯片和微处理器的数字集 成电路（IC）形成逻辑门。

它们可用来存储一比特的数据该数据可表示音序 器的状态、计数器的价值、在计算机内存的ASCII字符或任何其他的信息 有几种不同类型的触发器（flip-flops）电路具有指示器，如T （切换）、S-R（设置/重置）J-K （也可能称为Jack Kilby）和D （延迟）典型的触发器包括 零个、一个或两个输入信号，以及时钟信号和输出信号一些触发器还包括一 个重置当前输出的明确输入信号第一个电子触发器是在1919年由 W.H.Eccles 和 F.W.Jordan 发明的触发器（flip-flop）—对脉冲边沿敏感，其状态只在时钟脉冲的上升沿或下降沿 的瞬间改变T触发器（Toggle Flip-Flop，or Trigger Flip-Flop）设有一个输入和输出，当时 钟频率由0转为1时，如果T和Q不相同时，其输出值会是1输入端T为1 的时候，输出端的状态Q发生反转；输入端T为0的时候，输出端的状态Q 保持不变把JK触发器的J和K输入点连接在一起，即构成一个T触发器应用场合：时钟有效迟后于数据有效这意味着数据信号先建立，时钟信号后 建立在CP上升沿时刻打入到寄存器三、寄存器寄存器（register）:用来存放数据的一些小型存储区域，用来暂时存放参与运 算的数据和运算结果，它被广泛的用于各类数字系统和计算机中。

其实寄存器 就是一种常用的时序逻辑电路，但这种时序逻辑电路只包含存储电路寄存器 的存储电路是由锁存器或触发器构成的，因为一个锁存器或触发器能存储1位 二进制数，所以由N个锁存器或触发器可以构成N位寄存器工程中的寄存 器一般按计算机中字节的位数设计，所以一般有8位寄存器、16位寄存器等对寄存器中的触发器只要求它们具有置1、置0的功能即可，因而无论是用同 步RS结构触发器，还是用主从结构或边沿触发结构的触发器，都可以组成寄 存器一般由D触发器组成，有公共输入/输出使能控制端和时钟，一般把使能控制端作为寄存器电路的选择信号，把时钟控制端作为数据输入控制信号锁存器与触发器的区别锁存器和触发器是具有记忆功能的二进制存贮器件，是组成各种时序逻辑电路 的基本器件之一区别为：latch同其所有的输入信号相关，当输入信号变化时 latch就变化，没有时钟端；flip-flop受时钟控制，只有在时钟触发时才采样当 前的输入，产生输出当然因为latch和flip-flop二者都是时序逻辑，所以输出 不但同当前的输入相关还同上一时间的输出相关1、 latch由电平触发，非同步控制在使能信号有效时latch相当于通路，在使 能信号无效时latch保持输出状态。

DFF由时钟沿触发，同步控制2、 latch对输入电平敏感，受布线延迟影响较大，很难保证输出没有毛刺产 生；DFF则不易产生毛刺3、 如果使用门电路来搭建latch和DFF，则latch消耗的门资源比DFF要少， 这是latch比DFF优越的地方所以，在ASIC中使用latch的集成度比DFF 高，但在FPGA中正好相反，因为FPGA中没有标准的latch单元，但有DFF 单元，一个LATCH需要多个LE才能实现latch是电平触发，相当于有一个 使能端，且在激活之后（在使能电平的时候）相当于导线了，随输出而变化在非使能状态下是保持原来的信号，这就可以看出和flip-flop的差别，其实很 多时候latch是不能代替ff的4、 latch将静态时序分析变得极为复杂5、 目前latch只在极高端的电路中使用，如in tel的P4等CPUFPGA中有latch单元，寄存器单元就可以配置成latch单元，在xilinx v2p的手册将该单元 配置成为register/latch单元，附件是xilinx半个slice的结构图其它型号和厂 家的FPGA没有去查证 个人认为xilinx是能直接配的而altera或许比较麻烦，要几个LE才行，然而也非xilinx的器件每个slice都可以这样配置， altera的只有DDR接口中有专门的latch单元，一般也只有高速电路中会采用 latch的设计。

altera的LE是没有latch的结构的，又查了 sp3和sp2e，别的 不查了，手册上说支持这种配置有关altera的表述wangdian说的对，altera 的ff不能配置成latch，它使用查找表来实现latch一般的设计规则是：在绝大多数设计中避免产生latch它会让您设计的时序完 蛋，并且它的隐蔽性很强，非老手不能查出latch最大的危害在于不能过滤毛 刺这对于下一级电路是极其危险的所以，只要能用D触发器的地方，就不 用 latch有些地方没有时钟，也只能用latch 了比如现在用一个clk接到latch的使能 端(假设是高电平使能)，这样需要的setup时间，就是数据在时钟的下降沿 之前需要的时间，但是如果是一个DFF，那么setup时间就是在时钟的上升沿 需要的时间这就说明如果数据晚于控制信号的情况下，只能用latch，这种情 况就是，前面所提到的latch TIming borrow基本上相当于借了一个高电平时 间也就是说，latch借的时间也是有限的在if语句和case不全很容易产生latch，需要注意VIA题目这两个代码哪个 综合更容易产生latch。