FPGA培训ppt课件.ppt

FPGA培训第一讲内容nက 可编程逻辑器件概述nက ispXP2芯片引见nက FPGA与CPLD的比较nက Vrilog HDL编程言语nက 编程实例nက ispLEVER7.0开发环境n 作业：数字时钟可编程逻辑器件概述PLD的开展历程：PLD的分类按集成度分类:按构造分类က 乘积项构造：大部分简单PLD和CPLDက 查找表构造：大多数FPGA按编程工艺分类က 熔丝(Fuse)型က 反熔丝(Anti-fuse)型က EPROM型，紫外线擦除电可编程逻辑器件က EEPROM型က SRAM型：大部分FPGA器件采用此种编程工艺က Flash型က简单PLD器件被取代的缘由n阵列规模小，资源不够用于设计数字系统n片内存放器资源缺乏，难以构成丰富的时序电路nI/O不够灵敏n编程不便，需公用的编程工具FPGA/CPLD被广泛采用的缘由n规模越来越大，单片逻辑门数已愈千万n开发过程投资小FPGA/CPLD芯片在出厂前都经过了严厉的测试，而且设计灵敏，发现错误可直接更改设计，减少了投片风险n用FPGA/CPLD试制功能样机，能以最快速度占领市场有些领域，规范协议开展太快，设计ASIC根不上技术更新速度，只能依托FPGA/CPLD完成系统研制与开发。

nFPGA/CPLD开发工具智能化，功能强大n新型FPGA内嵌CPU或DSP内核，支持软硬件协同设计，可作为SOPC硬件平台XP2根本构造JTAG & SPI PortssysCLOCK PLLs Frequency Synthesis-Up to 4 per deviceEnhanced Configuration Logicincludes Dual Boot, Decryption & TransFRPre-EngineeredSource SynchronousSupport:DDR2 – 400MbpsGeneric – 750MbpsOn-Chip OscillatorFlashFlexible sysIO Buffers: LVCMOS, HSTL,SSTL, LVDS, ++ DSP BlocksMultiply and Accumulate Support ForUp to 32 18X18 MultiplierssysMEM Block RAM 18Kbit Dual PortUp to 885KbitsProgrammable Function Units (PFUs) Up to 40K LUTsFlexible Routing Optimized for Speed, Cost and Routability DeviceXP2-5XP2-8XP2-17XP2-30XP2-40LUTs (K)58172940EBR SRAM Blocks912152148EBR SRAM (Kbits)166221276387885Distributed RAM (Kbits)1018355683# 18x18 Multipliers1216202832PLLs22444Package & IO Combinations132-ball csBGA (8x8mm)8686144-pin TQFP (20x20mm)100100208-pin PQFP (28x28mm)146146146256-ball ftBGA (17x17mm)172201201201484-ball fpBGA (23x23mm)358363363672-ball fpBGA (27x27mm)472540查找表〔Look-Up-Table)简称为LUT，LUT本质上就是一个RAM。

它把数据事先写入RAM后，每当输入一个信号就等于输入一个地址进展查表，找出地址对应的内容，然后输出 FPGA/CPLD比较什么是什么是Verilog HDLVerilog HDL？？ Verilog HDL Verilog HDL是一种硬件描画言是一种硬件描画言语，用于从算法，用于从算法级、、门级到开关到开关级的多种的多种笼统设计层次的数字系次的数字系统建模被建模的数字系建模被建模的数字系统对象的复象的复杂性可以介于性可以介于简单的的门和和完好的完好的电子数字系子数字系统之之间数字系统可以按可以按层次描画，并可在一次描画，并可在一样描画中描画中显式地式地进展展时序建模Verilog HDLVerilog HDL言言语提供了提供了编程言程言语接口，接口，经过该接口可以在模接口可以在模拟、、验证期期间从从设计外部外部访问设计，包括模，包括模拟的的详细控制和运控制和运转Verilog HDLVerilog HDL言言语不不仅定定义了了语法，而且法，而且对每个每个语法构造都定法构造都定义了明晰的模了明晰的模拟、仿真、仿真语义因此，用因此，用这种言种言语编写的模型可以运用写的模型可以运用Ve r i l o gVe r i l o g仿真器仿真器进展展验证。

言言语从从C C编程言程言语中承中承继了多了多种操作符和构造种操作符和构造Verilog HDLVerilog HDL言言语的中心子集非常易于学的中心子集非常易于学习和运用，完好的硬和运用，完好的硬件描画言件描画言语足以足以对从最复从最复杂的芯片到完好的的芯片到完好的电子系子系统进展描画VerilogVerilog– “Tell me how your circuit should behave and I will give you– “Tell me how your circuit should behave and I will give youthe hardware that does the job.the hardware that does the job.〞〞功能模块:构造模块:RTL综合:lRegister Transfer Level (RTL) - A type of behavioral modeling, for the purpose of synthesis.l– Hardware is implied or inferredl– SynthesizablelSynthesis - Translating HDL to a circuit and then optimizing the represented circuitlRTL Synthesis - The process of translating a RTL model of hardware into an optimized technology specific gate level implementationRTL综合:典型综合流程:典型仿真流程：根本模块构造：PORTS声明：DATA类型声明：assign语句：assign语句：Always 语句：语句：nIf there are more than one behavioral statement inside an always block, the statements can be grouped using the keywords begin and end.n此语句总是循环执行。

n只需存放器类型数据可以在这种语句中被赋值一切的a l w a y s语句在0时辰并发执行阻塞性过程赋值：n赋值操作符是“=〞 阻塞性过程赋值在其后一切语句执行前执行，即在下一语句执行前该赋值语句完成执行如下所示：na l w a y s@ (A o r B o r C i n)nb e g i nn T 1 = A & B;n T 2 = B & C i n;n T 3 = A & C i n;n C o u t = T 1 | T 2 | T 3;ne n dnT 1赋值首先发生，计算T 1；接着执行第二条语句，T 2被赋值；然后执行第三条语句，T 3被赋值；依此类推nexecuted in the order they are specified in a sequential block非阻塞性过程赋值：n非阻塞性过程赋值运用赋值符号“ < =〞例如：nb e g i nnL o a d <= 32;nR e g A <= L o a d;nR e g B <= S t o r e;ne n dnallow scheduling of assignments without blocking execution of the statements that follow in a sequential block .n– Recommended: Use Nonblocking assignments for clocked processes when writing synthesizable code.Always 语句：语句：Always 语句：语句：If-Else StatementsCase StatementClocked ProcessnNonblocking assignments (<=) are used for clockednprocessesFunctionFunction- MultiplierispLEVER设计流程图 System Stimulation实例：Design Blockmodule counter( clk,clr,f,d,q );input clk;input clr;input [1:0]f;input [7:0]d;output [7:0]q;wire clk;wire clr;wire [1:0]f;wire [7:0]d;reg [7:0]q;always@(posedge clk or posedge clr)begin if(clr) q=8'h00; else case(f) 2'b00: q=d; //loads the counter 2'b01: q=q+1; //counts up 2'b10: q=q-1; //counts down 2'b11: q=q; endcaseendendmoduleStimulus Block`timescale 100ps/1ps module tb;//inputreg clk;reg clr;reg [1:0]f;reg [7:0]d;//outputwire [7:0]q;counter tb ( .clk(clk), .clr(clr), .f(f), .d(d), .q(q));initial begin clk = 0; forever #1 clk = ~clk;endinitial begin clr = 1; d = 8'h00; f = 2'b00; #10 f = 2'b10; #10 f = 2'b01; #10 clr = 0; #512 f = 2'b11; #10 f = 2'b10; #512 f = 2'b11;endendmodule数字时钟n自制版上按钮按下、蜂鸣器鸣叫。

n四个数码管初始数值显示“0、0、0、0〞n设定自制版从左至右，数码管称号4、3、2、1n数码管1、2显示分钟，数值显示“0〞~“60〞；n数码管3、4显示小时，数值显示“0〞~“24〞；n数码管3上的点表示秒闪；n设定其中一个按钮为k1,按下分钟当前显示值加一n设定另外一个按钮为k2,按下小时当前显示值加一Top图：详见参考程序参考资料目录：VerilogVerilog编程规范编程规范.pdf.pdfVerilog HDLVerilog HDL硬件描画言语硬件描画言语.pdf.pdfispLEVERispLEVER运用指南运用指南(FPGA(FPGA部分部分).pdf).pdfISPMACRO.PDFISPMACRO.PDFXP2XP2管脚定义管脚定义.doc.docVerilog HDLVerilog HDL言语编程模板言语编程模板.doc.docFPGAFPGA电路板图电路板图参考资料目录：n时钟程序部分参考.docnLatticeXP2 Family Handbook.pdfnXP2-5 - 144-TQFP.pdf。