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详解半导体5纳米制程技术及成本挑战 半导体业自28纳米进步到22/20纳米，受193i光刻机所限，必需采纳两次图形曝光技术（DP）再进一步进展至16/14纳 米时，大多采纳finFET技术如今finFET技术也一代一代升级，加上193i的光学技术延长，采纳SADP、SAQP等，所以将来到10纳米甚至 7纳米时，基本上可以使用同样的设备，好像己无悬念，只是芯片的制造成本会快速增加然而到5纳米时确定是个坎，由于假如EUV不能预备好，就要被迫采纳 五次图形曝光技术（FP），这已引起业界的关注 而对于更先进5纳米生产线来说，至今业界尚无关于它的投资估量但是依据16/14 纳米的阅历，以每1000硅片需要1.5亿至1.6亿美元计，推想将来的5纳米制程，由于可能要用到EUV光刻，每台设备需约1亿美元，因此它的投资确定 会大大超过之前所以将来建设一条芯片生产线需要100亿美元是完全有可能的生产线的量产是个系统工程，需要材料、设备、晶体管结构、EDA工具等与之配套，对于半导体业是个更大的挑战新的晶体管型式，加上掩膜、图形、材料、工艺掌握及互连等一系列问题，将导致将来半导体业将面临很多的困难在近期的会议上，Intel发布的一份引起了业界关注，并进一步推动业界开头思索将来先进工艺制程的进展方向。

Intel公司提出的下一代晶体管结构是纳米线FET，这是一种晶体管的一面让栅包围的finFETIntel的纳米线FET有时被称为环栅FET，并己被国际工艺路线图ITRS定义为可实现5纳米的工艺技术假如Intel不是走在前列，也就不行能供应其5纳米进展的讯息该好像传递出一个信号，5纳米可能有盼望实现，或者已经在其工艺路线图中采纳了新的晶体管结构在5纳米的竞争中，台积电也不甘落后，其共同执行长Mark Liu近期也表示，己经开头对5纳米的研发，并有望在7纳米之后两年推出其他先进制程制造商也都在关注5纳米不用怀疑，芯片制造商只看到采纳如今的finFET技术有可能延长至7纳米，至于5纳米尚不清晰，或者有可能终并不能实现实际上，在5纳米时，的确有很多技术上的挑战，导致成本之高，让人们无法估计但是假如假设5纳米消失在某个时刻，那么产业界将面临众多的难题应用材料公司先进图形技术部副总裁Mehdi Vaez-ravani认为，这其中每一项都是挑战，有物理和灵敏度的要求，也有新材料方面的需求，其中晶体管的结构必需转变假如产业真的迈向5纳米，将面临什么样的挑战？美国半导体工程（Semiconductor Engineering）为了推动进步，从众多挑战中汇总了以下几个方面。

Lam Research产品部技术官泮阳（Yang Pan）认为，在通向5纳米时，功能与成本是无法躲避的挑战，所以要引入新的技术与材料晶体管结构在finFET或者纳米线FET之间选择谁会成功还为时尚早，业界正试图寻求更多的解决方案首先芯片制造商必需要做一些困难的打算，其中之一就是必需选择在5纳米时晶体管的结构，如今有两种可供选择，finFET或者纳米线FET格 罗方德先进器件架构总监及院士Srinivasa Banna认为，对于5纳米，finFET是一种选择明显其从产业角度盼望尽可能延长finFET技术众所周知，产业界为了finFET的生态链己经 投了很多钱，因此从投资回报率角度上，盼望finFET技术能用得更久然而缩小finFET技术至5纳米是个挑战，由于在5纳米finFET时，估计鳍的宽度是5纳米，而实际上这种结构己经达到理论极限Banna说，这也是芯片制造商正在开发纳米线FET的缘由纳米线有很好的静电优势（CMOS有静电击穿问题），但是也带来很多问题，如纳米线的器件宽度及器件能有多大的驱动电流，这些业界都在摸索之中三星先进规律试验室副总裁Rodder认为，直到今日，对于5纳米来说，在finFET或者纳米线FET之间选择谁会是成功者还为时尚早，由于业界正试图寻求更多的解决方案。

掩膜制造掩膜的类型将由光刻工艺是采纳光学光刻还是EUV来打算掩膜的写入时间是的挑战在芯片制造工艺流程中，掩膜制造是首步工艺之一过去是光刻技术来打算掩膜的型式及规格而到5纳米时，掩膜的类型将由光刻工艺是采纳光学光刻还是EUV来打算做5纳米的光学掩膜是令人可怕的，同样EUV的掩膜也非常困难D2S执行官Aki Fujimura认为，EUV掩膜在许多方面与193i掩膜不一样由于它有很大的转变，对于每个产品的特性或者功能，在供应链中会产生很大影响，其中包 括光刻胶、掩膜及中间掩膜，也涉及制造设备，如采纳电子束写入设备以及软件尽管EUV掩膜在有些方面已取得进展，但是还远远不够，其中空白掩膜的检查是个难点至今EUV掩膜及中间掩膜的相关问题仍有待解决在5纳米时，掩膜的写入时间是的挑战由于今日的单电子束写入设备在做简单图形时的出货不够快，费时太久目前有两个公司在致力于解决掩膜写入问题，一个是IMS/JEOL duo，另一个是Nuflare，它们正采纳新型的多束电子束写入技术，目标都是为了缩短写入时间，有望在2022年发货从己经出炉的来看，由于技术缘由，设备的研发用了比预期长得多的时间D2S的Fujimura说，任何突破性的创新技术从研发到胜利，再达到量产水平，都是如此。

图形真正的关键层（critical layers）才需要采纳EUV，将来combined混合模式光刻是趋势掩膜完成之后，将在生产线中使用掩膜放在光刻机中，然后通过掩膜的投影光线把图形留在硅片的光刻胶上面理论上看，EUV的光刻工艺相对简洁，可以节约成本但是即便EUV在7纳米或者5纳米时预备好，从芯片制造商角度尚离不开多次图形曝光技术由于真正的关键层（critical layers）才需要采纳EUV，所以将来combined混合模式光刻是趋势在5纳米时，图形的形成是很大的挑战为此芯片制造商盼望EUV光刻能在7纳米或者5纳米时预备好然而目前EUV光刻机尚未真正达到量产水平，其光源功率、光刻胶以及掩膜的供应链尚未完善假如EUV光刻在7纳米或者5纳米时不能达到量产要求，芯片制造商会面临窘境尽管193i光刻有可能延长至7纳米及以下，但是芯片制造成本的上升可能让人无法接受在5纳米时，采纳EUV确定比193i方法廉价，但是由于EUV光刻供应链大的转变，必需在整个工艺制造中新建供应链，其代价也高得惊人，只有极少数公司能承受Mentor Graphics经理David Abercrombie认为，在5纳米时，芯片制造商可能会采纳不协调的混合策略，EUV的到来并不表示多次图形曝光技术的结束。

在5纳米时，即便EUV 己预备好，也特别有可能依据线宽的不同要求采纳混用模式，即分别有193i单次及多次图形曝光，单次EUV及EUV也很有可能要采纳多次图形曝光技术这 一切都由不同的工艺尺寸来打算，对于那些简洁、大尺寸的光刻层会采纳193i单次图形曝光信任至少两次图形曝光193i 2LE比单次EUV光刻要省钱，在三次图形曝光技术193i 3LE中对于有些层特别可能会更省钱，自对准的两次图形曝光（SADP）也比单次EUV光刻廉价只有到4LE 或者5LE时，EUV才有优势所以对应于不同尺寸的光刻层要采纳相应的方法，EUV光刻有可能作为自对准的四次图形曝光技术（SAQP）的替代品当EUV延长至7纳米以下时，作为一种提高光刻机放大倍率的方法，需要大数值孔径的镜头（NA），为此ASML已经开发了一种变形镜头它的两轴EUV镜头在扫描模式下能支持8倍放大，而在其他模式下也有4倍，因此NA要达0.5至0.6由此带来的问题是EUV光刻机的吞吐量冲突，它的曝光硅片仅为全场尺寸的一半，与今日EUV光刻机能进行全场尺寸的曝光不一样Mentor 的Abercrombie说，问题摆在眼前，假设EUV错失5纳米机会，或者技术终失败，要如何完成5纳米？业界只能综合采纳更严格的设计规章及更简单 的多次图形曝光技术。

特别可能是五次图形曝光技术5LE、把多次图形曝光技术的线宽再次分半的自对准的四次图形光刻技术（SAQP），因此工艺之中会有更 多的图形需要采纳多次图形曝光技术，无疑将导致成本及工艺循环周期的增加晶体管材料到5纳米时，需要一个更有潜力的晶体管形式，包括能使电子或者空穴迁移率更快的新沟道材料等另一个因素是晶体管的形成目前芯片制造商在16nm/14nm包括10nm时都采纳finFET结构，但是也到了转折阶段纳米线FET的晶体管结构的很多工艺步骤与finFET一样在纳米线FET中，纳米线从源穿过栅层始终到漏开初的纳米线FET可能由三个堆叠线组成Lam的泮认为，到5纳米时，需要一个更有潜力的晶体管形式，包括能使电子或者空穴迁移率更快的新沟道材料等为了降低器件的功耗及提高它的频率而采纳的新技术，必需能削减接触电阻及寄生电容以 Intel提出的纳米线FET为例在试验室中，他们试验了相比硅材料更优的多种不同的沟道材料如为了增大驱动电流，采纳锗的沟道材料，用在NMOS及 PMOS晶体管中都是不错的同样为了削减电容及降低功耗，可以把锗材料用在PMOS中，以及把III-V族材料用在NMOS中互连每个工艺节点上的问题都在不断升级，业界正在开发不同的材料来解决互连问题。

互连的问题是什么？应用材料公司的策略方案部资深总监Micheal Chudzik说，III-V族、富锗及纯锗都有禁带宽度的问题，如漏电流变大锗与III-V族材料在栅堆结构中有牢靠性问题，至今未解决晶体管制成后，下面是后道工艺，引线互连是器件所必需的由于采纳通孔技术，器件的引线之间特别靠近，会由于电阻电容的RC振荡而导致芯片的延迟每个工艺节点上的问题都在不断升级，业界正在开发不同的材料来解决互连问题，但是当在7纳米及以下时，目前尚无更好的解决方法IMEC工艺技术和规律器件研发部副总裁Aaron Thean说，将来的转变是在后道工艺中也需要采纳多次图形曝光技术，因此后道的成本将像火箭一样上升这表明，在推动下一代工艺节点时，成本变成每个人必需面对的问题除非在后道工艺中有大的突破，否则在5纳米时问题将越来越简单越来越多的层级需要采纳多次图形曝光技术，原先认为相对简洁的后道工艺也很难应对工艺掌握产业界开头采纳多朿电子束检查设备，但是此项技术可能到2022年时也预备不好芯片制造工艺流程中有很多工艺检查点，将来会不会是挑战？光学检验在生产线中仍是主力军，但是在20纳米及以下时，缺陷检测开头有困难使用电子束技术能检 测微小缺陷，然而受目前的技术限制，速度太慢。

为了解决这些问题，产业界开头采纳多朿电子束检查设备，但是此项技术可能到2022年时也预备不好那么7纳米与5纳米的解决方案在哪里？Vaez-Iravani说，实际上将来生产线中光学与电子束两种检查设备都必需预备好工艺检测也是需要面对的问题在一条生产线中检测点有许很多多，也不行能由一种设备全部解决，芯片制造商必需使用多种不同的检测设备KLA-Tencor 图形市场部副总裁Ady Levy说，当IC设计由一个工艺节点向下一个迈进时，计量检测设备同样面临挑战不管是光学或是电子束设备，都必需考虑它的信号与噪声比、测量精度、使 用是否便利，以及在量产中是否有它的价值与地位Lam的泮说，还有挑战在等着我们由于表面的散射效应、高线和通孔及更大的变异等，将 推动业界采纳低电阻率金属层，同时开发工艺解决方案要求更严的工艺掌握采纳下一代光刻EUV或者延长多次图形曝光技术等，以及下一代器件实现经济性的量 产，都需要有更严的工艺掌握，以实现可接受的成品率，当然还包括面对成本的挑战8Word版本。