延迟锁定回路及使用其闭锁时钟延迟的方法.docx

延迟锁定回路及使用其闭锁时钟延迟的方法专利名称：延迟锁定回路及使用其闭锁时钟延迟的方法技术领域：本发明涉及一种使用于同步存储装置的延迟锁定回路(DLL)，尤其涉及一种通过局部修改单元延迟的分辨率值来获得各自具有不同抖动特性的工作频率的DLL电路，及其锁定时钟延迟的方法现有技术通常，时钟信号作为参考信号，用于调整系统或电路中的作业时间，更进一步的说，用来确保系统或电路在快速作业时没有任何错误当外部电路所输入的时钟信号作用于内部电路时，内部电路就会产生一个时间延迟，也就是时钟脉冲相位差(clock skew)为补偿时间延迟及具有和外部时钟信号完全相同的相位，就要使用DLL电路即，DLL电路通过输出驱动器使得数据输出时序和外部电路的时序相匹配下面描述应用在双数据速率同步动态随机存取存储器(DDR SDRAM)中的DLL电路图1是在DDR SDRAM内的传统寄存器控制DLL电路的框图寄存器控制DLL电路包括时钟缓冲块11，通过与外部时钟信号clk及clkb的上升沿及下降沿同步，获得内部时钟信号rclk及fclk；时钟分频块12，通过将外部时钟信号clk n分频来输出参考时钟信号ref，其中n是正整数；虚延迟线块13，接收参考时钟信号ref；延迟模块14，使虚延迟线块13输出的时钟信号fbk-dly和通过实际时钟路径的时钟信号fbk-dly具有完全相同的延迟值；相位比较块15，通过比较参考信号ref的相位及延迟模块14的输出信号的相位，来输出移相控制信号；延迟控制块16，响应来自相位比较块输出的移相控制信号，而输出通过延迟线及虚延迟线的时钟相位的移相信号；延迟线块17，通过接收延迟控制块16所输出的信号来对内部时钟信号rclk及fclk进行移相。

未标记的时钟缓冲块通过接收外部时钟信号clk将内部时钟信号提供给时钟分频块12图2是图1中的时钟缓冲块11的电路图时钟缓冲块11的差比较电路接收外部时钟信号clk及clkb，进而产生和外部时钟的上升沿及下降沿同步的内部时钟信号rclk及fclk图3是图1中的时钟分频块12的电路图时钟分频块12将外部时钟信号8分频后，输出参考时钟信号ref同时，对外部时钟信号clk分频后，可降低功率消耗图4是图1中的相位比较块15的电路图如图所示，相位比较块15包括相位比较单元151及移位寄存器控制信号产生单元152相位比较块15是一个用来检测DLL电路的输入/输出时钟信号间相位差的装置更明确地说，相位比较块15通过比较延迟模块14所输出的反馈时钟信号fbk及时钟分频块12所输出的参考时钟信号的相位，输出具有延迟状态信息，诸如超前状态、滞后状态或锁定状态的信号同时，第一比较信号PC1及第三比较信号PC3决定向右移相操作，第二比较信号PC2及第四比较信号PC4决定向左移相操作而且，移相操作还取决于没有分频的内部时钟信号rclk，或时钟分频块12所输出的参考时钟信号ref及延迟模块14所输出的反馈时钟信号fbk间的相位比较。

更进一步说，如果反馈时钟信号fbk及参考时钟信号ref的相位差比长延迟单元的延迟时间长，则第五信号PC5及第六信号PC6变成逻辑高状态的信号从而，比较信号PC5和PC6的逻辑和信号AC也变成逻辑高状态然后，逻辑和信号AC及内部时钟rclk逻辑地组合，来操作移位寄存器控制信号产生单元152的T触发器(F/F)即，如果反馈时钟信号fbk及参考时钟信号ref间的相位差相对较大，则通过内部时钟信号rclk，控制延迟控制单元16的移位寄存器，来快速地减小相位差如果相位差减少到了预定期限，第五信号PC5及第六信号PC6就都转换成逻辑低状态然后，延迟控制单元16的移位寄存器根据分频时钟信号fbk及ref来作业相位比较块15输出比较信号，即，向右移位偶数sre，向右移位奇数sro，向左移位奇数slo和向左移位偶数sle，来控制延迟控制块16的移位寄存器图5是图1中的延迟控制块16的电路图如图所示，延迟控制块包括具有多个或非门Reg_0至Reg_N-1的逻辑单元161和移位寄存器单元162逻辑单元161在移位寄存器162的控制下，来决定延迟线块17的其中一条输入路径移位寄存器单元162根据相位比较块15的比较信号sre、sro、slo及sle来改变输入路径。

初始化时，最右输入路径及最左输入路径可受激励而具有最小延迟或最大延迟由于延迟控制块16是现有技术，这里就不再对其进行详细说明图6是图1所示的延迟线块17的电路图延迟线块17用来延迟从时钟缓冲块11输入的时钟信号的相位同时，延迟量由相位比较块15来决定，而且，延迟路径是以延迟控制块16控制下所决定相位延迟量来形成延迟线块17由多个串联连接的单位延迟构成单位延迟包含2个以串联方式相互连接的与非门及一个反相器每个单位延迟逐一地连接到延迟控制块中的逻辑单元16的各个或非门上当或非门Reg_0至Reg_N-1的一个输出变成逻辑高″H″信号的时候，延迟量就被确定了通常，延迟线块17由两种型式延迟线所构成，即，一种是使用于上升时钟信号的延迟线，另一种是使用于下降时钟信号的延迟线，从而可以对上升时钟信号及下降时钟信号作完全相同的延迟来降低占空比失真(duty ratio distortion)即使虚延迟线块13的电路图没有具体显示，但是虚延迟线块13是一条用于输入到相位比较块15的反馈时钟信号的延迟线虚延迟线块13的结构和图6所示的延迟线块17完全相同，只是功耗低，因为时钟分频信号ref输入到虚延迟线块13。

图1中的延迟模块14是一种电路，它使具有延迟表示的延迟组件模式化，直到从芯片外部输入的时钟信号输入到延迟线块以及从延迟线块输出的时钟信号输出到芯片外部为止时钟信号线是一条从延迟线块17到输出缓冲块的路径输出缓冲器在时钟信号和数据信号同步后，在时钟信号线上输出时钟信号通过改变反馈时钟信号通过的单位延迟的数量，延迟线块17减少了内部时钟和外部时钟之间的相位差同时，由延迟线块17内的两个与非门所构成一个单位延迟具有约100ps的分辨率假如工作频率是f，则延迟线块17用最大数值即1/f，来延迟时钟信号的相位而且，延迟线块17包括相同数量的单位延迟，和以延迟线块17内单位延迟的延迟时间除以1/f所获得的值完全相同包含在延迟线块17内具有完全相同延迟时间的全部单位延迟的DLL具有下列缺点第一，DLL需要在高速及低速中工作此外，DLL应用在特定产品的时候，需要很容易的转换工作速度模式，即自高速作业到低速作业、或自低速作业到高速作业因而，用于高频作业时，延迟线块内单位延迟的延迟时间必需减少另一方面，用于低频作业时，由于延迟时间的减少，单位延迟数量必需增加相应地，DLL的配线布置大小增加，而且满足DLL工作的电流量也增加。

因此，实际上需要在不增加配线布置的大小的情况下，尽可能地减少所需求的电流量用于电子系统的高速作业中，DLL的工作频率也要高然而，在低频没有要求改变功能，因此，难于获得一个最优化的标准来同时充分满足高速作业及低速作业为解决上述缺点，需要可以工作在粗延迟模式及细微延迟模式这两种作业方式的DLL然而，这样就存在一个在粗延迟模式及细微延迟模式间的互连问题，更进一步地，由于使用了复杂的控制电路来互连独立的延迟线块，电路配线布置的大小也必须增加发明内容因此，本发明的目的在于提供一种使用于同步存储装置的可快速地实施时钟延迟锁定作业的DLL，及一种用于锁定时钟延迟的方法根据本发明的一个方面，提供一种DLL电路的延迟线单元，包括第一延迟线，具有多个第一单位延迟，各第一单位延迟具有第一延迟；第二延迟线，具有多个第二单位延迟，各第二单位延迟具有第二延迟；及第三延迟线，具有多个第三单位延迟，各第三单位延迟具有第三延迟，其中第一延迟比第二延迟短，第二延迟比第三延迟短根据本发明的另一方面，提供一种使用于同步存储装置的DLL电路中的时钟信号延迟锁定方法，包括下列步骤a)产生比较信号，用于比较参考信号及延迟模块所产生的反馈信号；b)响应比较信号来产生控制信号；以及c)响应控制信号，通过使用包含多个单位延迟的延迟线单元来延迟时钟信号，各单位延迟具有各自不同的分辨率。

通过下述优选实施例结合附图的描述，本发明的上述及其它目的与特点将会变得更加明显，其中图1是DDR SDRAM中传统寄存器控制DLL电路的框图；图2是图1中的时钟缓冲块的电路图；图3是图1中的时钟分频块的电路图；图4是图1中的相位比较块的电路图；图5是图1中的延迟控制块的电路图；图6是图1中的延迟线块的电路图；图7是本发明的DLL电路的框图；图8是本发明的图7的DLL电路中延迟线单元的框图具体实施例方式下文将参照附图来详细说明使用于同步存储装置的DLL电路通常，DLL电路包括一种用于延迟内部时钟信号的延迟线单元，该延迟线单元在延迟控制单元的控制信号的作用下，使内部时钟信号的相位和外部时钟信号的相位相匹配由于DLL电路的延迟量从0到时钟信号的一个周期(称为Tclk)，所以单位延迟的数量由时钟信号的频率所限制即，DLL电路中单位延迟数量由工作频率来决定如果工作频率的一个周期是5ns，单位延迟的分辨率是100ps，则可以使用50个单位延迟图7是本发明的DLL电路的框图如图所示，本发明DLL电路的结构和图1中传统的DLL电路相似然而，本发明的延迟线单元不同于图1中传统的延迟线块17的结构因此，由于除了延迟线单元外的其它组件和传统的DLL电路完全相同，所以就省略了对这些组件的详细工作说明。

此外，图1至图6中所使用的参考符号和图7完全相同图8是本发明的图7中的DLL电路的延迟线单元″A″的框图如图所示，延迟线单元具有包含多个第一单位延迟的第一延迟线810，各第一单位延迟具有第一延迟’d1’；包含多个第二单位延迟的第二延迟线820，各第二单位延迟具有第二延迟’d2’；及包含多个第三单位延迟的第三延迟线830，各第三单位延迟具有第三延迟’d3’单位延迟分类中，第一单位延迟用于高频，第二单位延迟用于中频，第三单位延迟用于低频如果高频定义为高于200MHz，则中频可定义在100MHz至200MHz之间，及低频可定义为低于100MHz因此，如果高频的时钟周期Tclk是5ns，那么，所需要的第一单位延迟数量为5ns/d1，如果中频的时钟周期Tclk是5ns至10ns，那么，所需要的第二单位延迟数量就是(5ns至10ns)/d2如果低频的时钟周期是12ns至10ns，那么，所需要的第三单位延迟数量就是(12ns至10ns)/d3相应地，如果延迟线单元具有65ps的分辨率来确保超过200MHz下的安全工作，100ps的分辨率来确保100至200MHz下的安全工作，或150ps的分辨率来确保100MHz下的安全工作，则需要在第一延迟线810中有77个第一单位延迟，在第二延迟线820中有50个第二单位延迟，在第三延迟线830中有14个第三单位延迟。

各单位延迟的分辨率通过调整单位延迟的与非门和反相器中NMOS或PMOS晶体管的长度及宽度来决定而且，分辨率可根据所施加到延迟线上的单位延迟的电压来调整如果延迟线单元的全部单位延迟具有相同的65ps分辨率，则需要185个单位延迟众所皆知，延迟线单元占用DLL电路的最大面积因此，延迟线单元的面积相对使用相同单位延迟的情形，可减少75％下文将描述延迟线单元的工作流程输入到延迟线单元的控制信号reg-0至reg-r由图7中的延迟控制块产生如果控制信号reg-r变成逻辑高电平，那么，输入到延迟线单元的时钟信号被延迟相当于一个单位延迟的延迟，然后，如果控制信号reg-1变成逻辑高电平，则输入时钟信号被延迟相当于两个单位延迟的延迟因为输入时钟信号的延迟实施在第一延迟线810的最左单位延迟处，所以较佳地，第一单位延迟线。