
4线-2线优先编码器.docx
3页4 线-2 线优先编码器设计、仿真与实现 1.真值表: 输入输入输出输出 I0I1I2I3Y1Y0 100000 X10001 XX1010 XXX111 2.逻辑关系 Y1 = X0 + X1 Y2 = X0 + X1’X2 3.Verolig 代码实现 //A 4-2 decorder module DECODER_4_2(X, Y0, Y1); input [3:0]X; output Y0,Y1; wire n0,n1,n2; not (n0,X[1]); and (n1,n0,X[2]); assign Y0=(X[0]|n1); assign Y1=(X[0]|X[1]); endmodule 4.Quartus II 仿真结果 时钟设置: X[0] = 10nsx[1] = 20nsx[2] = 40ns x[3] = 80ns 输入输出状态表: X[0]X[1]X[2]X[3]Y0Y1 000000 100011 010001 110011 001010 101011 011001 111011 000100 100111 010101 110111 001110 101111 011101 111111 5.FPGA 引脚设置 。
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