湖南工业大学eda实验二报告.doc

,EDA技术与应用实验报告实验二：计数动态扫描显示电路 学 院（部）： 电气与信息工程学院 专 业： 电子信息工程 学 生 姓 名： 莫卓锟 指 导 老 师： 谭会生 班 级：电子信息1304 学号：134017011062016年4月1.实验目的（1）学习Quartus II软件的基本使用方法2）学习GW48-CK开发系统的基本使用方法（3）学习VHDL程序中数据对象、数据类型、顺序语句或并行语句的综合使用2.实验内容设计一个计数动态扫描显示电路，为了简化设计并便于显示，该计数动态扫描显示电路分为两个层次，底层电路包括四个十进制计数器模块CNT10、动态显示控制信号产生模块CTRLS、数据动态显示控制模块DISPLAY等六个模块，再由这六个模块构成顶层电路DTCNT99993.实验要求（1）编写各个VHDL源程序2）记录仿真验证结果3）根据系统的功能，选好测试用例并进行逻辑综合及硬件验证。

4）记录系统仿真、逻辑综合及硬件验证结果4.实验原理图4.VHDL源程序CNT10模块：由4个CNT10模块构成CNT9999计数器模块：CTLRS控制模块：动态显示模块：顶层DTCNT9999模块：5.仿真结果分析：由于一次计数结果的变化要对应一次扫描，即扫描时钟变化8次，技术结果才变化一次，则计数时钟信号CLK1的周期该设定为等于或大于动态扫描显示时钟CLK2周期的8倍这个仿真设置是CLK1周期是40ns，CLK2周期是5nsCOM相当于位码选择，即从11111110-01111111，从第一个动态数码管到最后一个动态数码管，对应于SD2（动态显示控制产生模块的输出）000-111CLK1每来一个上升沿计数加一，而SD（计数器输出）是从0开始然后每来一个上升沿加1，对应于动态数码管的显示，十六进制从3FH-6FH（即显示从0-9），从仿真结果可以看到SEG段码输出与SD的输出是相吻合的，有一段3F显示是由于这个设计只用到了前4个动态数码管，后四个并没有用到6.管脚锁定7.硬件验证8.心得体会 这次实验有两大体会，第一个体会是第一次自己写VHDL文件，这个实验的顶层文件是由自己写的，书上并没有，自己写一遍对于理解比抄书的理解更透彻更深；第二个体会是第一次结合硬件，这次算是大致的体会一下在硬件上面会有什么样的结果，但具体还是处于懵懂状态，以后会继续努力学习。