QuartusII编译与仿真warning大解析.doc

QuartusII编译与仿真之warning大解析 2010 年 06 月 03 H 上午 10:00在QuartusII K进行编译和仿真的时候，会出现一堆warning,打的rT以忽略，有的却需要注意，S 然按F1可以了解关于该筲告的帮助，但奋时候帮助解释的仍然不淸楚，人家群策群力，把自己知 道和了解的一些关于矜告的问题都说fli來讨论•-下，免得后來的人走弯路.下面是收集整理的一些，有些是自己的经验，有些是网友的，希望能给大家一点帮助，如有不对 的地方,请指正，1) QuartusII对代码进行时序仿真时出现Error: Can’t continue timing simulation because delay annotation information for design is missing.原因：如果只需要进行功能仿真，不全编译也是可以进行下去的，但时序仿真就 必须进行全编译(即工兵栏上的紫色实心三角符号那项)全仿真包括四个模块: 综合器(Synthesis)、电路装配器(Fitter)、组装器(Assember)和时序分 析器(Timing Analyzer),任务窗格中会有成功标志(对号)。

2) 在下载运行的吋候，出现下面的错误：Warning: The JTAG cable you are using is not supported for Nios II systems. You may experience intermittent JTAG communicationfailures with this cable. Please use a USB Blaster revision B.在运行之前已经将.sof文件下载到开发板上面了，但是依然出现上面的问题解决：在配置的吋候，在run之后，进彳了配置，选择target connection,在最 后一项：NIOS II Terminal Communication Device 中，要选择 none (不要是 Jtag_uart)如果采用 USB Blaster，可以选择 Jtag_uarto之后再run就ok 了！3) Error: Can’t compile duplicate declarations of entity "count3" into library "work"此错误一般是原理图文件的名字和图中一个器件的名字蜇复所致，所以更改原理 图文件的名字保存即可。

1. Found clock-sensitive change during active clock edge at time on register "〈name,原因:vector source file中时钟敏感信号(如：数据,允许端，清零，同步加载等) 在时钟的边缘同时变化.而时钟敏感信号是不能在时钟边沿变化的.其；采为导 致结果不正确.措施:编辑vector source file2. Verilog HDL assignment warning at〈location〉： truncated with size to match size of target （〈number〉原因:在HDL设计中对目标的位数进行了设定，如:reg[4:0] a;而默认为32位,将位数裁定到合适的大小措施:如果结果正确，无须加以修正，如果不想看到这个警告,可以改变设定的位 数3. All reachable assignments to data_out (10) assign ’ 0’，register removed by optimization原因:经过综合器优化后，输出端口已经不起作用了4. Following 9 pins have nothing, GND, or VCC driving data in port 一一 changes to this connectivity may change fitting results原因:有9个脚为空或接地或接上Y电源措施:冇时候定义了输出端口，但输出端直接赋‘0’，便会被接地，赋‘1’接电源. 如果你的设计中这些端U就是这样用的，那便可以不理会这些warning5. Found pins functioning as undefined clocks and/or memory enables原因：是你作为时钟的PIN没有约束信息.可以对和应的PIN做一下设定就行了. 主要是指你的某些管脚在电路当中起到丫吋钟管脚的作用，比如flip-flop的 elk管脚，而此管脚没冇吋钟约束，因此QuartusTT把“elk”作为未定义的吋钟. 措施:如來elk不是时钟，可以加“not clock”的约束;如來是，可以在clock setting当中加入;在某些对时钟耍求不很高的情况十\可以忽略此警告或在这 里修改:Assignments〉Timing analysis settings... >Individual clocks.6. Timing characteristics of device EPM570T144C5 are preliminary原因：因为MAXII是比較新的元件在QuartusII中的時序并不是正式版的，耍 等 Service Pack措施:只影响Quartus的Waveform7. Warning: Clock latency analysis for PEL offsets is supported for the current device family, but is not enabled措施：将 setting 中的 timing Rcquirements&Option—>Morc Timing Setting—>setting—〉Enable Clock Latency 中的 on 改成 OFT8. Found clock high time violation at 14.8 ns on register"|counter|lpm counter:countl_rt10丨 dffs[11]"原因:速反了 steup/hold吋间，应该是仿真，看看波形设置是否和吋钟沿符合 steup/hold 时间措施:在中间加个寄存器可能可以解决问题9. warning: circuit may not operate, detected 46 non-operational paths clocked by clock clk44 with clock skew larger than data delay原因：吋钟抖动大于数据延吋，当吋钟很快，而if等类的层次过多就会出现这种 问题，但这个问题多是在器件的最高频率中才会出现措施：setting-->timing Requirements&Options—>Default required fmax 改 小一些，如改到50MHZ10. Design contains input pin(s) that do not drive logic原因:输入引脚没有驱动逻辑(驱动其他引脚)，所有的输入引脚需要有输入逻辑 措施:如果这种情况是故意的，无须理会，如果非故意，输入逻辑驱动.11. Warning:Found clock high time violation at 8. 9ns on node ’TEST3. CLK’ 原因:FF中输入的PLS的保持时间过短措施:在FF中设置较高的时钊濒率12. Warning: Found 10 node (s) in clock paths which may be acting as ripple and/or gated clocks — node(s) analyzed as buffer(s) resulting in clock skew原因：如果你用的CPLD只有一组全局时钟时，用全局时钟分频产生的另一个时 钟在布线中当作信号处理，不能保证低的时钟歪斜(SKEW).会造成在这个时钟上 工作的吋序电路不可靠，甚至每次布线产生的问题都不一样.措施:如果用冇两组以上全局吋钟的FPGA芯片，可以把第二个全局吋钟作为另 一个时钟用，可以解决这个问题.13. Critical Warning: Timing requirements were not met. See Report window for details.原因：吋序要求未满足，措施：双击 Compilation Report~>Time Analyzer~>红色部分(如 clock setup:’elk’等)—〉左键单击 list path,査看 fmax 的 SLACK REPORT 再根据提 示解决，有可能是程序的算法问题14. Can’t achieve minimum setup and hold requirement〈text〉along path(s). See Report window for details.原因：吋序分析发现_定数量的路径违背了最小的建立和保持吋间，与吋钟歪斜 宥关，一般是由于多时钟引起的措施:利用 Compilation Report—>Time Analyzer—〉红色部分(如 clock hold:’elk’等)，在slack中观察是hold time为负值还是setup time为负值， 然后在:Assignment~>Assignment Editor~>To 中增加吋钟名(from node finder), Assignment Name 中增加和多时钟有关的 Multicycle 和 Multicycle Hold 选项，如 hold time 为负，可使 Multicycle hold 的 值〉multicycle,如设为2和1.15: Can’t analyze file —— file E://quartusii/氺/氺.v is missing 原因:试图编译一个不存在的文件,该文件可能被改名或者删除了 措施:不管他，没什么影响16. Warning: Can’t find signal in vector source file for input pin I whole|clklOm原因：因为你的波形仿真文件(vector source file )中并没有把所有的输入信 号(input pin)加进去,对于每一个输入都需要有激励源的17. Error: Can’t name logic scfifoO of instance "inst/ -- has same name as current design file原因:模块的名字和project的名字重名了措施:把两个名字之一改一下，一般改模块的名字18. Warning: Using design file lpm_fifoO. v, which is not specified as a design file for the current project, but contains definitions for 1 design units and 1 entities in project Info: Found entity 1: lpmfifoO 原因:模块不是在本项目生成的，而是直接copy 了别的项目的原理图和源程序 而生成的，而不是用QUARTUS将文件添加进本项目措施:无须理会，不影响使用19. Timing characteristics of device are。