上拉下拉电阻详解.docx

上拉电阻1、 当TTL电路驱动COMS电路时，如果TTL电路输出的高电平低于COMS电路的最低高电平 （一般为3.5V），这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值TTL-CMOS 匹配 输出电平】2、 OC（集电极开路，TTL）或OD（漏极开路，COMS）输出必须加上拉电阻，才能使用假如有一个 三态的门带下一级门如果直接把三态的输出接在下一级的输入上，当三态的门为高阻态时，下一 级的输入就如同漂空一样可能引起逻辑的错误，对MOS电路也许是有破坏性的，所以用电阻将下 一级的输入拉高或拉低，既不影响逻辑又保正输入不会漂空【 OC】3、 为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻驱动能力】4、 在 COMS 芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输 入阻抗，提供泄荷通路输入阻抗】5、 芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力 【噪声容限】6、 提高总线的抗电磁干扰能力管脚悬空就比较容易接受外界的电磁干扰 EMC】7、 长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干 扰。

电阻匹配】8、 可以用来降低输出电流设上拉电阻的阻值为R,当输出低电平时，输出端的电流为（Vcc - Vsds）/R （设Vsds为CMOS管饱和压降），如果直接将OD端接在电源Vcc上，相当于R = 0,这意 味着电流过大，从而造成输出端烧毁输出电流】9、 如果输出电流比较大，输出的电平就会降低（电路中已经有了一个上拉电阻，但是电阻太大， 压降太高），就可以用上拉电阻提供电流分量，把电平“拉高”就是并一个电阻在IC内部的 上拉电阻上，让它的压降小一点）当然管子按需要该工作性范围的上拉电阻不能太小当然 也会用这个方式来实现门电路电平的匹配10、 需要注意的是，上拉电阻太大会引起输出电平的延迟RC延时）11、 一般CMOS门电路输出不能给它悬空，都是接上拉电阻设定成高电平在数字电路中不用的 输入脚都要接固定电平，通过1k电阻接高电平或接地12、 上拉电阻的工作原理图如右图上部的一个Bias Resaitor电阻因为是接地，因而叫做下拉电阻，意思是将电路节点A的电平向低方 向（地）拉；同样，图中下部的一个Bias Resaitor电阻因为接电源（正），因而叫做上拉电阻，意 思是将电路节点A的电平向高方向（电源正）拉。

当然，许多电路中上拉电阻和下拉电阻中间的那 个12k电阻是没有的或者是看不到的上图是RS-485/RS-422总线上的，可以一下子认识上拉电 阻和下拉电阻的意思但许多电路只有一个上拉电阻或下拉电阻，而且实际中，还是上拉电阻的为 多下拉电阻和上拉电阻的原理差不多，只是拉到GND去而已，那样电平就会被拉低下拉电阻一般用于设定 低电平或者是阻抗匹配（抗回波干扰） 上拉电阻是用来解决总线驱动能力不足时提供电流的一般说法是拉电流，下拉电阻是用来吸收电 流的，也就是灌电流上拉是对器件注入电流，下拉是输出电流上拉电阻阻值的选择原则包括1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大3、对于高速电路，过大的上拉电阻可能边沿变平缓综合考虑以上三点,通常在1k到10k之间选取对下拉电阻也有类似道理对上拉电阻和下拉电阻的选择应结合开关管特性和下级电路的输入特性进行设定，主要需要考虑以 下几个因素： 1．驱动能力与功耗的平衡以上拉电阻为例，一般地说，上拉电阻越小，驱动能力越强，但功耗 越大，设计是应注意两者之间的均衡2．下级电路的驱动需求同样以上拉电阻为例，当输出高电平时，开关管断开，上拉电阻应适当 选择以能够向下级电路提供足够的电流。

3．高低电平的设定不同电路的高低电平的门槛电平会有不同，电阻应适当设定以确保能输出正 确的电平以上拉电阻为例，当输出低电平时，开关管导通，上拉电阻和开关管导通电阻分压值应 确保在零电平门槛之下4．频率特性以上拉电阻为例，上拉电阻和开关管漏源级之间的电容和下级电路之间的输入电容 会形成RC延迟，电阻越大，延迟越大上拉电阻的设定应考虑电路在这方面的需求 下拉电阻的设定的原则和上拉电阻是一样的上拉电阻阻值选择OC门输出高电平时是一个高阻态，其上拉电流要由上拉电阻来提供，例：设输入端每端口不大于100uA，设输出口驱动电流约500uA，标准工作电压是5V,输入口的高低电平门限为0.8V（低于此值为低电平）；2V（高电平门限值）选上拉电阻时：500uA x 8.4K= 4.2即选大于8.4K时输出端能下拉至0.8V以下，此为最小阻值，再小就拉不下来了 如果输出口驱动电流较大，则阻值可减小，保证下拉时能低于0.8V即可当输出高电平时，忽略管子的漏电流，两输入口需 200uA200uA x15K=3V即上拉电阻压降为3V,输出口可达到2V,此阻值为最大阻值，再大就拉不到2V了选10K可用COMS门的可参考74HC系列设计时管子的漏电流不可忽略，IO 口实际电流在不同电平下也是不同的，上述仅仅是原理，一句 话概括为：输出高电平时要喂饱后面的输入口，输出低电平不要把输出口喂撑了（否则多余的电流 喂给了级联的输入口，高于低电平门限值就不可靠了）再例：一、 最大值的计算原则：要保证上拉电阻明显小于负载的阻抗，以使高电平时输出 有效。

例如：负载阻抗是10K,供电电压是5V,如果要求高电平不小于4.5V,那 么，上拉电阻最大值R大銘5-4.5）=10:5 R大=1K也就是最大值1k,（如果超过了 lk,输出的高电平就小于4.5V 了）二、 最小值的计算原则：保证不超过管子的额定电流（如果不是场效应管而是三极 管也可依照饱和电流来计算）例：管子的额定电流150mA，放大倍数100,基极限 流电阻10k,工作在5v的系统中那么，算法如下：Ib=U/R=(5- 0.7)/10=0.47(mA) Ic= 100*0.47=47mA小于额定的150,所以可以按饱和法来算 最小值上拉电阻最小值R小= 5v/47mA=106欧姆(如果小于这个电阻，管子就 会过饱和而没有意义了如果大于这个值，管子的导体电阻就会变大一些，所以太 高也不利于低电平的输出)注意：算出最大最小值后，一般是随便选个中间值就可以了，例 如本例子可以选 510欧姆的上拉电阻但是，如果负载电流较大，低电平要求严格，那么就要选 100欧姆的上拉电阻但是如果考虑省电因素，而低电平要求不严格，那么就可用1K的上拉电阻 了更详细的计算可参考文章：集成OC门上拉电阻的分析计算P0 为什么要上拉电阻原因有：1. P0 口片内无上拉电阻2. P0为I/O 口工作状态时，上方FET被关断，从而输出脚浮空，因此P0用于输出线时为开漏输出。

3. 由于片内无上拉电阻，上方FET又被关断，P0输出1时无法拉升端口电平P0是双向口，其它P1，P2, P3是准双向口准双向口是因为在读外部数据时要先“准备”一下，为 什么要准备一下呢？单片机在读准双向口的端口时，现应给端口锁存器赋1，目的是使FET关断， 不至于因片内FET导通使端口钳制在低电平上下拉一般选10k!什么是 OC、OD集电极开路门(集电极开路OC或源极开路OD)open-drain是漏极开路输出的意思，相当于集电极开 路(Open-Collector)输出，即ttl中的集电极开路(oc)输出一般用于线或、线与，也有的用于电流 驱动Open-Drain是对mos管而言，open-collector是对双极型管而言，在用法上没啥区别引入OC(或OD)的原因OC(OD)电路类型的出现是应发光二极管的应用而产生的，由于发光二极管亮度高，驱动电压小， 电流也小，寿命长，可以直接接入TTL、CMOS电路中，能够降低产品成本，所以得到了广泛的应 用发光二极管的驱动电流不超过20mA,设Vsds = 0.3V,那么在Vcc = 3.3V电路中，上拉电阻可以这 样估算:R = (Vcc - Vsds)/20mA = 150Q，实际应用中为了安全起见，常取R = 2000。

开漏形式的电路有以下几个特点：1•利用外部电路的驱动能力，减少IC内部的驱动或驱动比芯片电源电压高的负载•【驱动能力】 2•可以将多个开漏输出的Pin,连接到一条线上通过一只上拉电阻，在不增加任何器件的情况下， 形成“与逻辑”关系这也是I2C, SMBus等总线判断总线占用状态的原理如果作为图腾输业、须 接上拉电阻接容性负载时，下降延是芯片内的晶体管，是有源驱动，速度较快；上升延是无源的 外接电阻，速度慢如果要求速度高电阻选择要小，功耗会大所以负载电阻的选择要兼顾功耗和 速度线与】3•可以利用改变上拉电源的电压，改变传输电平例如加上上拉电阻就可以提供TTL/CMOS电平输 出等4•开漏Pin不连接外部的上拉电阻，则只能输出低电平一般来说，开漏是用来连接不同电平的器 件，匹配电平用的5•正常的CMOS输出级是上、下两个管子，把上面的管子去掉就是OPEN-DRAIN 了这种输出的 主要目的有两个：电平转换和线与6.由于漏级开路，所以后级电路必须接一上拉电阻，上拉电阻的电源电压就可以决定输出电平这 样你就可以进行任意电平的转换了7.线与功能主要用于有多个电路对同一信号进行拉低操作的场合，如果本电路不想拉低，就输出高 电平，因为 OPEN-DRAIN 上面的管子被拿掉，高电平是靠外接的上拉电阻实现的。

而正常的 CMOS 输出级，如果出现一个输出为高另外一个为低时，等于电源短路)8.OPEN-DRAIN 提供了灵活的输出方式，但是也有其弱点，就是带来上升沿的延时因为上升沿是 通过外接上拉无源电阻对负载充电，所以当电阻选择小时延时就小，但功耗大；反之延时大功耗小 所以如果对延时有要求，则建议用下降沿输出什么是线或逻辑与线与逻辑？在一个结点(线)上，连接一个上拉电阻到电源VCC或VDD和n个NPN或NMOS晶体管的集电极 C或漏极D,这些晶体管的发射极E或源极S都接到地线上，只要有一个晶体管饱和，这个结点(线) 就被拉到地线电平上.因为这些晶体管的基极注入电流(NPN)或栅极加上高电平(NMOS),晶体管就会饱和，所以这些基极 或栅极对这个结点(线)的关系是或非NOR逻辑•如果这个结点后面加一个反相器,就是或OR逻辑. 注：个人理解：线与，接上拉电阻至电源~A)&(~B)=~(A+B)，由公式较容易理解线与此概念的 由来； 如果用下拉电阻和PNP或PMOS管就可以构成与非NAND逻辑，或用负逻辑关系转换与/或逻辑. 注：线或，接下拉电阻至地 (~A)+(~B)=~(AB);这些晶体管常常是一些逻辑电路的集电极开路OC或源极开路OD输出端•这种逻辑通常称为线与/ 线或逻辑，当你看到一些芯片的OC或OD输出端连在一起,而有一个上拉电阻时，这就是线或/线与 了,但有时上拉电阻做在芯片的输入端内.顺便提示如果不是OC或OD芯片的输出端是不可以连在一起的，总线BUS上的双向输出端连在一 起是有管理的，同时只能有一个作输出，而其他是高阻态只能输入.什么是推挽结构 一般是指两个三极管分别受两互补信号的控制，总是在一个三极管导通的时候另一个截止.要实现线 与需要用OC(open collector)门电路•如果输出级的有两个三极管，始终处于一个导通、一个截止的 状态，也就是两个三级管推挽相连，这样的电路结构称为推拉式电路或图腾柱(Totem-pole)输出 电路(可惜，图无法贴上)。

当输出低电平时，也就是下级负载门输入低电平。