EDA-Verilog-HDL期末复习题总结必过

选择题1. 大规模可编程器件主要有 FPGA、 CPLD 两类， 下列对 FPGA 结构与工作原理的描述中，正确的是（ C ）A． FPGA 全称为复杂可编程逻辑器件；B． FPGA 是基于乘积项结构的可编程逻辑器件；C．基于 SRAM 的 FPGA 器件，在每次上电后必须进行一次配置；D．在 Altera 公司生产的器件中， MAX7000 系列属 FPGA 结构2. 不完整的IF语句，其综合结果可实现（ A ）A. 时序逻辑电路  B.组合逻辑电 C. 双向电路  D. 三态控制电路3. 综合是EDA设计流程的关键步骤，在下面对综合的描述中，（ D ）是错误的A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；B.综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；D.综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的4. 大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是（ C ）。

A.    FPGA全称为复杂可编程逻辑器件；B.    FPGA是基于乘积项结构的可编程逻辑器件；C.    基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D.    在Altera公司生产的器件中，MAX7000系列属FPGA结构5. 以下关于状态机的描述中正确的是（ B ） A．Moore型状态机其输出是当前状态和所有输入的函数B．与Moore型状态机相比，Mealy型的输出变化要领先一个时钟周期C．Mealy型状态机其输出是当前状态的函数D．以上都不对6. 目前应用最广泛的硬件描述语言是（ B ）A. VHDLB. Verilog HDLC. 汇编语言D. C语言7. 一模块的 I/O 端口说明： “input [7:0] a;”，则关于该端口说法正确的是（ A ）A. 输入端口，位宽为 8B. 输出端口，位宽为 8C. 输入端口，位宽为 7D. 输出端口，位宽为 78. 基于 EDA 软件的 FPGA / CPLD 设计流程为：原理图 /HDL 文本输入 → 综合→___ __→ → 适 配 → 编 程 下 载 → 硬 件 测 试 正 确 的 是( B )。

①功能仿真 ②时序仿真 ③逻辑综合 ④配置 ⑤分配管脚A．③① B．①⑤ C．④⑤ D．④②9. 下列标识符中， ( A )是不合法的标识符A． 9moon B． State0 C． Not_Ack_0 D． signall10. 下列语句中，不属于并行语句的是：( D )A．过程语句 B． assign语句 C．元件例化语句 D． case语句11. 已知 “a =1’b1; b=3'b001;”那么 {a,b} ＝（ C ）(A) 4'b0011 (B) 3'b001 (C) 4'b1001 (D) 3'b10112. 在 verilog 中，下列语句哪个不是分支语句？（ D ）(A) if-else (B) case (C) casez (D) repeat13. 在 verilog 语言中整型数据在默认情况与（ C ）位寄存器数据在实际意义上是相同的A) 8 (B) 16 (C) 32 (D) 6414. 大规模可编程器件主要有 FPGA、 CPLD 两类，下列对 FPGA 结构与工作原理的描述中，正确的是（ C ）A． FPGA 全称为复杂可编程逻辑器件；B． FPGA 是基于乘积项结构的可编程逻辑器件；C．基于 SRAM 的 FPGA 器件，在每次上电后必须进行一次配置；D．在 Altera 公司生产的器件中， MAX7000 系列属 FPGA 结构。

15. 请根据以下两条语句的执行，最后变量 A 中的值是 （ A ）reg [7:0] A;A=2'hFF;A． 8'b0000_0011 B． 8'h03 C．8'b1111_1111 D．8'b16. 下列描述中采用时钟正沿触发且 reset异步下降沿复位的代码描述是 （ C ）A、 always @(posedge clk, negedge reset)if(reset)B、 always@(posedge clk, reset)if (!reset)C、 always @(posedge clk, negedge reset)if(!reset)D、 always @(negedge clk, posedge reset)if (reset)17. 关于过程块以及过程赋值描述中，下列正确的是（ A ）A、在过程赋值语句中表达式左边的信号一定是寄存器类型；B、过程块中的语句一定是可综合的；C、在过程块中，使用过程赋值语句给 wire 赋值不会产生错误；D、过程块中时序控制的种类有简单延迟、边沿敏感和电平敏感18. Verilog 语言与 C 语言的区别，不正确的描述是（ C ）A 、 Verilog 语言可实现并行计算， C 语言只是串行计算；B、 Verilog 语言可以描述电路结构， C 语言仅仅描述算法；C、 Verilog 语言源于 C 语言，包括它的逻辑和延迟；D、 Verilog 语言可以编写测试向量进行仿真和测试。

19. 11. 下列模块的例化正确的是（ C ）A. Mydesign design(sin(sin), sout(sout));B. Mydesign design(.sin(sin), .sout(sout));C. Mydesign design(.sin(sin), .sout(sout););D. Mydesign design(.sin(sin); .sout(sout));20. 下列关于 Verilog HDL语言中模块的例化说法错误的是（ B ）A. 在引用模块时， 有些信号要被输入到引用模块中， 有些信号要从引用模块中输出B. 在引用模块时，必须严格按照模块定义的端口顺序来连接C. 在引用模块时可以用“ .”符号，表明原模块是定义时规定的端口名，用端口名和被引用模块的端口相对应，提高程序的可读性和可移植性D. 在语句“ Mydesign design( .port1( port1), .port2 (port2)); ”中，被引用的模块为Mydesign 模块21. 下列 Verilog HDL语言中寄存器类型数据定义与注释矛盾的是（ D ）A. reg [3:0] sat //sat 为 4 位寄存器B. reg cnt //cnt 为 1 位寄存器C. reg [0:3] mymem [0:63] //mymem 为 64 个 4 位寄存器的数组D. reg [1:5] dig //dig 为 4 位寄存器22. 下列关于非阻塞赋值运算方式（如 b<=a;）说法错误的是（ B ）。

A. 块结束后才完成赋值操作B. b 的值立刻改变C. 在编写可综合模块时是一种比较常用的赋值方式D. 非阻塞赋值符“ <=”与小于等于符“ <=”意义完全不同，前者用于赋值操作，后者是关系运算符，用于比较大小23. 下列关于阻塞赋值运算方式（如 b=a;）说法错误的是（ A ）A. 赋值语句执行完后，块才结束B. b 的值在赋值语句执行完后立刻就改变的C. 在沿触发的 always 块中使用时，综合后可能会产生意想不到的结果D. 在“always”模块中的 reg 型信号都采用此赋值方式24. 在下列 Verilog HDL运算符中，属于三目运算符的是（ C ）A. &&B. ！ ==C. ？：D. ===25. 当 a <0 时， s 的值是（ C ）assign s= (a >=2 ) ? 1 : (a < 0) ? 2: 0;A. 0B. 1C. 2D. 其他26. 在 Verilog HDL 语言中的位拼接运算符是（ A ）A. { } B. < > C. ( ) D. ' '27. 下面语句中，信号 a 会被综合成（ B ）。

reg [5:0] a;always @(posedge clk)if (ss>10)a <= 20;else if (ss > 15) a <= 30;A. 寄存器B. 触发器C. 连线资源D. 其他28. 下列程序段中无锁存器的是（ C ）B. always @ (al or d)beginif(al) q<=d;if(!al) q<=!d;endA. always @ (al or d)beginif(al) q<= d;endD. always @ (sel[1:0] or a or b)case(sel[1:0])2' b00: q<=a;2' b11; q<=b;EndcaseC. always @ (al or d)beginif(al)q<=d;elseq<=0;end29. 程序段如下 :begin:reg[7:0] tem;count = 0;tem = rega;while(tem)beginif(tem[0]) count = count +1;tem = tem >>1;endend如果 rega 的值为 8 ' b，则程序结束后， count 的值是（ ）。

A. 4B. 5C. 6D. 730. 多路选择器简称多路器，它的输入输出端口情况是（ ）A. 多输入，多输出B. 多输入，单输出C. 单输入，多输出D. 单输入，单输出填空题1. 用 EDA 技术进行电子系统设计的目标是最终完成 ASIC 的设计与实现2. 可编程器件分为 FPGA 和 CPLD 3. 随着 EDA 技术的不断完善与成熟， 自顶向下的设计方法更多的被应用于 Verilog HDL4. 设计当中5. 目前国际上较大的 PLD 器件制造公司有 Altera 和 Xilinx 公司6. 完整的条件语句将产生 组合 电路，不完整的条件语句将产生时序电路7. 阻 塞 性 赋 值 符 号 为 = ， 非 阻 塞 性 赋 值 符 号 为<= 8. 有限状态机分为 Moore 和 Mealy 两种类型9. EDA 缩写的含义为 电子设计自动化 (Electronic Design Automation)10. 状态机常用状态编码有 二进制、格雷码 和独热码 11. Verilog HDL 中任务可以调用 其他任务 和函数12. 系统函数和任务函数的首字符标。