4路E1反向复用FPGA设计方案
52页1、 4路E1反向复用FPGA设计方案 目 录14路E1反向复用FPGA设计方案51 系统工作特点52 检测和建链、拆链52.1 寄存器定义52.2 检测和建链过程:72.3 拆链、重新建链和带宽自动调整102.4 信令定义112.5 复帧和宏帧122.5.1 复帧的收发与同步122.5.2 宏帧的收发与同步133 发送模块和接受模块工作流程154 系统组成功能框图205 CPU接口215.1 功能215.2 寄存器215.2.1 配置寄存器(REG_CONFIG)225.2.2 状态寄存器235.3 CPU模块功能框图305.4 CPU接口工作特点315.4.1 CPU中断响应315.4.2 CPU对芯片复位316 各模块接口信号326.1 IM发送模块接口信号326.2 信令插入和4E1成帧模块接口信号346.3 HDB3编码模块接口信号366.4 E1环回处理模块接口信号376.5 HDB3解码模块接口信号386.6 4E1解帧和信令提起模块接口信号396.7 IM接受模块接口信号416.8 系统控制模块接口信号466.9 发送状态机接口信号486.10 接受状态机接口信号496.1
2、1 时钟模块接口信号516.12 CPU接口模块接口信号526.13 主要寄存器53目 录 4路E1反向复用FPGA设计方案61 系统工作特点62 检测和建链、拆链62.1 寄存器定义62.2 检测和建链过程:82.3 拆链、重新建链和带宽自动调整122.4 信令定义122.5 复帧和宏帧142.5.1 复帧的收发与同步142.5.2 宏帧的收发与同步153 发送模块和接受模块工作流程174 系统组成功能框图225 CPU接口235.1 功能235.2 寄存器235.2.1 配置寄存器(REG_CONFIG)245.2.2 状态寄存器255.3 CPU模块功能框图325.4 CPU接口工作特点335.4.1 CPU中断响应335.4.2 CPU对芯片复位336 各模块接口信号346.1 IM发送模块接口信号346.2 信令插入和4E1成帧模块接口信号366.3 HDB3编码模块接口信号386.4 E1环回处理模块接口信号396.5 HDB3解码模块接口信号406.6 4E1解帧和信令提起模块接口信号416.7 IM接受模块接口信号436.8 系统控制模块接口信号486.9 发送状态机接
3、口信号506.10 接受状态机接口信号526.11 时钟模块接口信号546.12 CPU接口模块接口信号556.13 主要寄存器56第 51 页 共 51 页 4路E1反向复用FPGA设计方案1 系统工作特点发送和接受方向同时工作,本地和远端是对称的,可以实现全双工透明传输;编码器接发送模块接口,解码器接接受模块接口,余下的接口不用,其中发送模块接口数据线接上拉电阻。上电后系统自动进行检测,只要远端也上电且E1传输链路工作正常,则经过一段时间的检测和初始化后本地和远端自动建立链路,系统进入传输状态,不管外界是否提供数据给发送模块接口,系统照样处于透明传输状态,一旦有数据,自动传输。2 检测和建链、拆链2.1 寄存器定义发送方向:发送奇帧TS16寄存器TS16_O_T:存放本地发送E1状态号(1路)和对端发送E1的可用状态(4路,由本地接受模块检测出来);发送偶帧TS16寄存器TS16_E_T:存放本地接受E1的通断状态(4路,由本地接受模块检测出来);接受方向:接受奇帧TS16寄存器TS16_O_R:存放对端发送E1状态号(1路)和本地发送E1的可用状态(4路,由对端接受模块检测出来)
4、;接受偶帧TS16寄存器TS16_E_R:存放本地发送E1通断状态(4路,由对端接受模块检测出来);上述寄存器每2帧更新一次;接受数据寄存器DATA _R,存放接受数据流一个时隙的数据;发送数据寄存器DATA _T,存放发送数据流一个时隙的数据;以接受模块为主导,使发送模块和接受模块的状态同步,本地和远端的状态同步,4路E1的状态同步。信道检测由接受模块完成,发送模块配合发送测试码。接受模块的功能:检测发送方向、接受方向的信道连通状态、超时状态。方法:检测和抽出TS16的信令进行分析。接受模块检测到本地接受E1的信道状态后,先进行本地配置,然后将检测结果通过TS16发送到对端发送模块知道,使之也进行相应的配置,这样本地接受和远端发送的配置就保持一致了。本地的发送模块和接受模块的状态并不要求同步,但要求本地收和远端发的状态保持同步。发送方向TS16传接受方向E1的信道状态(由接受模块检测),接受方向TS16传来本地发送方向E1的信道状态(由对端接受模块检测,对端发送模块发送过来)。状态转换时钟:帧头信号,即在一帧结束后下一帧才进入新的状态。检测态1进入检测态2的条件是:知道本身E1信道的
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