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FPGAIP设计验证平台 FPGAIP设计验证平台 本文关键词：验证，设计，平台，FPGAIP FPGAIP设计验证平台 本文简介：FPGA/IP设计验证平台一、建立目的?标准FPGA代码设计流程?尽量在设计早期消退代码设计缺陷?监控整个设计过程，确保与最初设计要求保持相同?提高FPGA代码质量和可重用性?提高IP模块与系统，IP模块设计之间界面定义的全面性和精确性?将常用信号处理算法，建立标准的数字设计IP库，构建模块化的数字 FPGAIP设计验证平台 本文内容： FPGA/IP 设计验证平台 一、 建立目的 ? 标准FPGA代码设计流程 ? 尽量在设计早期消退代码设计缺陷 ? 监控整个设计过程，确保与最初设计要求保持相同 ? 提高FPGA代码质量和可重用性 ? 提高IP模块与系统，IP模块设计之间界面定义的全面性和精确性 ? 将常用信号处理算法，建立标准的数字设计IP库，构建模块化的数字设计平台 ? 建立标准的数字系统验证流程，实现数字系统设计的从设计标准制定、验证打算制定、RTL代码设计、验证过程的执行、设计最终的实现〔FPGA/ASIC〕全流程的标准化、自动化。

二、 IP/FPGA 验证设计流程介绍 三、 各设计阶段工作介绍 1. 代码设计规那么检查 Incisive Enterprise Simulator 〔IES〕 Cadence 的IES内嵌的代码检查工具HDL分析可执行500多种规那么检查，并标记出语法、语义以及功能错误，代码的覆盖率到达101%在仿真之前进展HDL分析的设计流程将检查代码的竞争冒险条件，时钟域同步问题，语义敷衍问题以及可综合缺陷Incisive HDL 分析工具包括可检查可重用方法学手册的兼容的规那么，也可以被扩展到以包括公司的编程风格指南它强大的规那么定义GUI和图形分析工具协助工程师第一时间写出可工作代码 2. 功能仿真 Incisive Enterprise Simulator 〔IES〕 Cadence 的IES内嵌的NC-Sim仿真器速度比一般的仿真器，如Model Sim快10倍以上并供应全面的语言支持，包括设计语言:VHDL,Verilog,System C,验证语言System Verilog,e,断言语言PSL、SVA。

同时NC-Sim供应特别强大的波形显示及调试系统，大大提高困难设计的设计验证效率 Cadence 的IES在完胜利能仿真的同时，可以进展功能覆盖率的收集和分析，协助尽快到达功能测试覆盖率指标〔101%〕以上 在常规测试向量仿真的根底上，IES可以通过随机测试向量的产生和仿真，进一步提高功能测试覆盖率指标 3. 等效性验证工具 Encounter (TM) Conformal 比照设计的不同版本，设计的不同阶段的功能的等效性等效性检测是一种静态分析方法，无需测试向量即可快速而全面的完成验证 包括以下特点: ? 101%的代码覆盖率，101%的功能覆盖率，可最大程度上检查出整个设计过程与最初设计在功能上的偏移 ? 比传统动态仿真速度快101倍以上，对一个几百万门的设计进展验证在几分钟即可完成 ? 时钟域穿插〔CDC〕检查--确保同步和数据稳定性 ? 语义检查--验证综合假设并找到可能产生RTL和门级仿真之间不匹配的条件 ? 构造性检查--包括总线检查以找到数据冲突、置位-复位排他性检查、多端口锁存器争用检查 ? Data Path 检查--可以穷尽地验证困难的数据路径模块，而无需运用测试向量。

4. 形式验证 Incisive Formal Verifier (IFV) 形式验证是全方位断言式验证〔ABV〕流程的集成用断言语言描述的模块期望的功能来验证RTL代码,用算法遍历全部可能的组合以刚好序状况来查看预期的功能与RTL代码的正确性 在每一次设计流程的起先，当设计人员撰写RTL和断言的时候，就可以起先进展形式分析，这一过程通常在搭建有意义的测试平台起先仿真之前就可以起先了这样可以在整个设计周期内更早发觉功能错误和解决问题，而且大大降低了本钱此外，采纳形式分析方法，还可以尽早发觉那些在传统验证流程中往往被忽视的边缘状况错误，削减了重新开发的风险 通过断言式形式验证可以在早期模块设计阶段消退95%以上的功能性缺陷 5. 约束设计Encounter (TM)Conformal Constraint Designer (CCD) 开发和管理时序约束最完整和有效的途径，保证了它们从RTL到幅员的过程中功能上正确通过产生更高品质的时序约束，它也使设计师削减了全部设计周期时间、并显著提高了困难SoC设计中的芯片质量。

约束文件质量检查 供应标准的流程和模板对设计师编写的约束文件进展全面检查，确保约束条件的正确和合理把和时钟、输入输出、异样或其他因素相关的约束文件错误进展分类同时把约束文件错误注释到约束文件源文件，并通过直观的图形用户界面供应充分的分析 层次化约束检查 IP模块设计师通常独立写编写约束文件当系统或FPGA集成工程师合成时可能发觉这些约束在时钟定义、输入/输出延迟参数设置、异样等方面存在冲突 CCD 可以通过层次化约束检查在设计周期起先时就探测到这些错误它能在设计的不同层级检查约束文件——芯片级约束文件 vs.模块级约束文件，并查明与时钟、输入/输出延迟和异样相关的冲突、重叠等问题另外，它还把错误注释加到约束文件、设计源文件或图表中 通过CCD可以大幅度提高数字信号处理IP的可重用性，提高系统的设计效率和设计质量 6. FPGA综合 Prmier 目前厂商自带的综合工具及其它厂家的综合工具对大规模的逻辑综合还不能很好的满意要求Synplify Premier沿用数十年开发出来的B.E.S.T算法可以很好的解决这个问题，用最小的逻辑资源满意设计人员需求，FPGA供给商如Xilinx，Altera，Actel也建议自己的工程师及客户选择该工具进展工程的综合。

Premier 区分于传统的逻辑综合技术，在综合的同时完成了整体的布局，并进展预布线操作，这样输出的网标带有布局信息，到后续vendor的工具中完成布线即可，大大提升了逻辑的性能，用最小的逻辑资源跑最快的速度通过下列图可以清楚望见布局的重要性，不必须最短的距离在FPGA中的速度就最快 采纳Premier可以比厂商自带的综合工具速度快3-5倍，综合出的FPGA性能可提高10%-30% 7. FPGA 调试 Identify Identify工具允许FPGA设计者以一种类似于RTL仿真器的方式对硬件进展调试在这种方式下，设计者可以在RTL源码中干脆限制硬件的触发点，并且可以在源码中干脆看到采集上来的数据这种便利使得定位困难功能问题的时间大大的缩短，时时可以将原来所需的几周到几个月的时间，缩短到只有几天 本文来源：网络收集与整理，如有侵权，请联系作者删除，谢谢！第8页 共8页第 8 页 共 8 页第 8 页 共 8 页第 8 页 共 8 页第 8 页 共 8 页第 8 页 共 8 页第 8 页 共 8 页第 8 页 共 8 页第 8 页 共 8 页第 8 页 共 8 页第 8 页 共 8 页。