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评语：课中检查完成的题号及题数:课后完成的题号与题数:成绩:自评成绩:必填实验名称:实验报告基于Ver订og语言的运算器和存储器 R设计与实现 口2015. 11.4班级:学号:姓名:一、 实验目的：1. 了解运算器的组成结构2・掌握运算器的工作原理3.掌握静态随机存储器RAM工作特性及数据的读写方法二、 实验内容：1 两片74LS181芯片以并/申形式构成的8位字长的运算器右方为低4位运算芯 片，左方为高4位运算芯片低位芯片的进位输出端5+4与高位芯片的进位输 入端5相连，使低4位运算产牛的进位送进高4位低位芯片的进位输入端5 可与外來进位相连，高位芯片的进位输出到外部两个芯片的控制端S0〜S3和M各自相连，其控制电平按表2. 6-1 o为进行 双操作数运算，运算器的两个数据输入端分别由两个数据暂存器DR1、DR2（用 锁存器74LS273实现）来锁存数据要将内总线上的数据锁存到DR1或DR2 中，则锁存器74LS273的控制端LDDR1或LDDR2须为高电平当T4脉冲来到 的时候，总线上的数据就被锁存进DR1或DR2中了为控制运算器向内总线上输出运算结果，在其输出端连接了一个三态门 （用74LS245实现）。

若要将运算结果输出到总线上，贝IJ要将三态门74LS245 的控制端ALU-B置低电平否则输出高阻态数据输入单元（实验板上印有 INPUT DEVICE）用以给出参与运算的数据其中，输入开关经过一个三态门 （74LS245）和内总线相连，该三态门的控制信号为SW-B,取低电平时，开关 上的数据则通过三态门而送入内总线中总线数据显示灯（在BUS UNIT单元中）已与内总线相连，用来显示内总 线丄的数据控制信号中除T4为脉冲信号，其它均为电平信号由于实验电路中的吋序信号均已连至“W/R UNIT”单元中的相应吋序信 号引出端，因此，需要将“W/R UNIT"单元中的T4接至“STATE UNIT"单元 中的微动开关KK2的输出端在进行实验时，按动微动开关，即可获得实验 所需的单脉冲S3、S2、SI、SO、5、M、LDDR1、LDDR2、ALU-B、SW-B 各电平控制信 号则使用“SWITCHUNIT”单元中的二进制数据开关来模拟,其中Cn、ALU-B、 SW-B为低电平有效，LDDRk LDDR2为高电平有效对于单总线数据通路，作实验时就要分时控制总线，即当向DR1、DR2工 作暂存器打入数据时，数据开关三态门打开，这时应保证运算器输出三态门 关闭；同样，当运算器输出结果至总线时也应保证数据输入三态门是在关闭 状态。

2.实验所用的静态存储器由一片6116 （2KX8bit）构成（位于MEM单元），如 图1-2-1所示6116有三个控制线：CS （片选线）、0E （读线）、WE （写线）， 其功能如表1-2-1所示，当片选有效（CS二0）吋，0E二0吋进行读操作，WE二0 吋进行写操作，本实验将CS常接地由于存储器（MEM）最终是要挂接到CPU上，所以其还需要一个读写控制 逻辑，使得CPU能控制MEM的读写，实验中的读写控制逻辑如图1-2-2所示， 由于T2的参与，可以保证MEM的写脉宽与T2 —致，T2由时序单元的TS2给 出（时序单元的介绍见附录2） o TOM用来选择是对T/0还是对MEM进行读写 操作，RD=1时为读，WR二1时为写实验原理图如图1-2-3所示，存储器数据线接至数据总线，数据总线上 接有8个LED灯显示D7-D0的内容地址线接至地址总线，地址总线丄接有8 个LED灯显示A7-A0的内容，地址由地址锁存器（74LS273,位于PC&AR单元）给出数据开关（位于IN单 元）经一个三态门（74LS245）连至数据总线，分吋给出地址和数据地址寄存器为8位， 接入6116的地址A7-A0, 6116的高三位地址A10…A8接地,所以其实际容 量为256字节。

地址总线 8位LED显示灯CLRT2LDAR三、项目要求及分析：1. 利用上述运算器能否实现大于8位二进制数的算术运算？如果能，需要采取什么 样的措施？2. 给出一-组数据，验证桶形移位器的功能3. 随机存储器和只读存储器的区别是什么，能否通过外加电路实现用随机存储器代替只读存储器？4•动态随机存储器和静态随机存储器的区别是什么，与静态随机存储器和比，动态 随机存储器在电路设计需要考虑什么问题？r aBS3 S2 SI SOcn65A70 0 0 0X J1 65A70 0 0 1 JX J1 65A70 0 10 1x 4L 65A70 0 11X JL 65A70 10 0X Jr 65A7a~~1 ~~6~~iX JL 65A70 1100 J65A71 1| 65A70 1110 JL 65A7i n「65A710 0 0x(o)65A710 0 1X J65A71 0 1 0(FC=0)X J1 65A71 0 1 0(FC=l)X J65A710 111X JL 65A7110 0X JL 65A7110 1X ]L 65A71110X 165A711111x 1运算类型逻辑运算移位运算算数运算结果表F二(65) FZF=(A7) FZF二(25) FZF=(E7) FZF二(9A) FZF=(CA) FZF二(32) FZF二(B2) FZF二(CA) FZ F二(CA) FZ F=(CA)FZ F=(OC) FZF= (OD) FZF=(BE) FZF二(64) FZF二(66) FZKJ \JZ XJZ \17 ^7 oooooolloool 1 1 o o /l\ f \ z(\ zl\ /(X zfx /l\ z(x /lx zk ✓t' z(\ ==一一====一一 一一 一一== ==== cccccccccccc c c c c FFFFFFFFFFFF FFFF \7 \17 \JZ \J/ \7 \JZ \7 \7 \J/ B^oooooooooooo o o o o /fx /l\ /lx /k /lx /lx z(x /l\ /lx /(\ /lx~ fx- z(x z(x z(x /k答：利用上述运算器可以实现大于8位的二进制数的算术运算，只是在存数据的时候 需要将两个8位的寄存器连起来，拼成一个16位的寄存器。

答：桶式移位器是一•种组合逻辑电路，通常作为微处理器CPU的一部分它具有n个 数据输入和门个数据输出，以及指定如何移动数据的控制输入，指定移位方向、 移位类型(循环、算术还是逻辑移位)及移动的位数等等以一个简单16位桶 式移位器，只能向左循环移位，所以控制输入仅需指明移动的位数答：只读存储器乂称ROM这里面的数据写进去后是不可以改变的,就和我们看的VCD 盘一•样,但是必要的时候也是可以改变的，这里面一•般存的是一•些系统信息，和 系统设置，电脑的BIOS芯片就是ROM,随机存储器又称RAM,它是一种临时存放数 据的地方，它的存取速度很快，所以在电脑运行软件的时候就把程序调入内存 (RAM),你对程序所做的更改都是在内存中进行，当你退岀了程序后系统就自己 把分它的那部分内存收回,又分给其他的程序,RAM也就是内存条，只读存储器 和随机存储器最大的区别是，Rom中的信息是固化的写入之后不会改变，而RAM 可读可写但掉电后信息丢失答：SRAM的特点是工作速度快，只要电源不撤除，写入SRAM的信息就不会消失，不 需要刷新电路，同时在读出时不破坏原来存放的信息，一•经写入可多次读出， 但集成度较低，功耗较大。

SRAM-般用来作为计算机中的高速缓冲存储器 (Cache) o DRAM是动态随机存储器(Dynamic Random Access Memory),它是利 用场效应管的栅极对其衬底问的分布电容来保存信息，以存储电荷的多少，即电容端电压的高低来表示“1”和“0” o DRAM每个存储单元所需的场效应管较 少，常见的有4管，3管和单管型DRAM因此它的集成度较高，功耗也较低，但 缺点是保存在DRAM中的信息—场效应管栅极分布电容里的信息随着电容器的漏 电而会逐渐消失，一般信息保存时间为2ms左右为了保存DRAM中的信息，必须 每隔l~2ms对其刷新一次因此，采用DRAM的计算机必须配置动态刷新电路, 防止信息丢失DRAM—般用作计算机中的主存储器动态随机存取存储器，最 为常见的系统内存，即DRAM (Dynamic Random Access Memory)0 DRAM 只能将 数据保持很短的时间为了保持数据，DRAM使用电容存储，所以必须隔一段时 间刷新(refresh) 一次，如果存储单元没有被刷新，存储的信息就会丢失关 机就会丢失数据U!应包括：Verilog语言程序等H前已完成的有算术运算器中的逻辑模块，其他的模块还在编写小，因为刚开始学习 Verilog语言和modesim仿真T具，所以只是完成了一小部分，剩下的之后补丄。

型 Project - CesersmyyerrdQesktopgojments/Vode刖 restA>asc.ab/ba5C>u ▼jNaine亠[statuhype | Ordq Modified11/06/2015 02:00:28...11/06/201511:16:47...11/06/2015 11:17:06...11/06/2015 06:^0:37...11/06/2015 07:41:28...anthfrex.operaton.v twsk.oU.v 3c_abjb.v ogc.occrabon.v shift_operatton.vModelSim SE-64 10.2cRe Edit Vieu* Compile Simulate Add Scarce Tools Layout Bookmark? Window HelpHeb>|] *隔iz|| tt ： j如CcUnnSW |AllColU3Ki5v/ork41 孑 X|Jj2829SOM 諾:«:£连M二二』E E ALlDrMLtrubrEmc2_；b (efrptv) mtiAvm rnOOv**mtFA m«JPF mtijvm o«wm flv_atd 沁12000 ieee rrtodekmjb 5tC•1 _1 丄血-*xocy [曲 Prqect 山irodule logxc—operationSm ISA^WIDTH - 4. DATA.WIDTH - 8)(1 n(>uc ®y^_clockr lnpuc. ayraaar. input (XSA_KTDTH 1 : 0] control. input rD^TA_WIDTH - 1 : 01 daTa_ar [D^TA~WIDTH ・ 1 : 0] daTa~brOUTPUT reaOATA WIDTH - 1 : □] resultconroldadaa匕1112ia14151617101920 ?12222。