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第三章 组合逻辑电路本章以逻辑代数为数学工具，从逻辑门构成的组合逻辑电路入手，介绍分析和设计组合逻辑电路的基本方法，并讨论组合逻辑电路中的竞争冒险现象，为进一步学习带记忆功能的电路奠定基础同时重点讨论若干常用中规模集成电路模块及其应用，利用VHDL语言实现数字电路的描述及设计第一节 基本知识、重点与难点一、基本知识（一）组合电路的分析与设计1.组合电路基本概念任一时刻的输出状态只取决于该时刻各输入状态的组合，与电路的原状态无关电路只有从输入到输出的通路，没有从输出到输入的反馈回路电路由逻辑门构成，不含记忆元件2.组合电路分析用逻辑函数描述已知的电路，找出输入、输出间的逻辑关系，从而判断电路功能组合电路的分析步骤：（1）由已知逻辑电路图逐级写出逻辑表达式；（2）化简逻辑表达式，可以采用代数法或卡诺图法化简表达式；（3）由表达式列出真值表；（4）根据表达式或真值表分析并说明电路实现的逻辑功能3.组合电路设计组合电路的设计是根据实际逻辑问题提出的要求，设计出满足要求的最简单或者最合理的组合电路实现逻辑电路的方法有多种，采用小规模、中规模以及可编程逻辑器件，采用的器件不同，其设计方法有所不同，但是设计过程中对基本逻辑问题的描述、设计思路有其共性。

二）组合电路的竞争冒险1.组合电路中的竞争冒险现象在组合电路中，信号由不同的途径达到门电路输入端的时间有先有后，这种现象称为竞争由于竞争可能引起电路输出发生的瞬间尖峰脉冲现象称为冒险竞争冒险现象将影响电路的工作速度、限制电路的最高工作频率，有时会导致电路无法正常工作2.竞争的类型有两种类型的竞争可能产生冒险现象，一个门电路的多个输入信号同时变化引起的竞争；一个信号经不同路径传到同一个门的输入端，由于信号到达时间不同引起的竞争3.冒险现象的判断在电路输入端只有一个信号改变的情况下，可根据逻辑表达式，采用代数法和卡诺图法判断组合电路是否存在冒险4.竞争冒险现象的消除（1）加冗余项；（2）接滤波电容；（3）加选通信号三）常用组合电路模块的功能常用组合电路模块有编码器、译码器、数据选择器、数值比较器和加法器等1.编码器数字系统中常采用多位二进制数码的组合对具有某种特定含义的信号进行编码，完成编码功能的逻辑电路称为编码器编码器是一个多输入多输出电路，如果需要对m个输入信号进行编码，则需要n位二进制编码，≥m常用的编码器有二进制编码器、优先编码器和二—十进制编码器等2.译码器译码器将二进制代码翻译成具有特定含义的输出信号。

常用的译码器有二进制译码器、二—十进制译码器和数字显示译码器等常用的有3线-8线译码器74138、4线-10线8421BCD译码器7442等3.数据选择器数据选择器根据地址选择信号从多路输入数据中选择一路送到输出端数据选择器可等效成一个单刀多掷开关常用的有4选1数据选择器74153、8选1数据选择器741514.数值比较器数值比较器可以对两个位数相同的二进制整数进行数值比较，判定其大小常用的有4位二进制数值比较器74855.加法器实现二进制数加法运算的电路有半加器和全加器将来自低位的进位以及两个1位二进制数相加产生和、进位称为全加；不考虑来自低位的进位的加法运算为半加器实现半加运算的电路称为半加器，实现全加运算的电路称为全加器，常用的有快速进位4位加法器74283四）常用组合电路模块的应用常用组合电路模块属于中规模集成器件（MSI），其应用主要有几个方面：模块本身功能的使用、模块的扩展、用MSI设计其它功能的组合电路这里主要总结最后一个方面1.用MSI设计组合电路的步骤用MSI器件进行组合电路的设计没有固定的模式和统一的设计方法，通常不用考虑逻辑函数的最简形式设计步骤的一般原则是：分析设计要求、求逻辑函数、选择适当形式的函数式、画逻辑图。

选择的MSI器件不同，其函数的表达形式有所不同，因此需要根据器件的选择，灵活改变逻辑函数的表达方式2.用加法器设计组合电路加法器除用作二进制加法运算外，还可以外加一些门电路实现其他算术运算，如减法运算、乘法运算、数码比较、代码转换、BCD码的加减法等3.用译码器设计组合电路由于二进制译码器的n变量输入可以提供2n个输出，且为n变量的全部最小项或全部最小项的非例如2-4线译码器有输入信号A、B，有4个输出信号Y0、Y1、Y2、和Y3，这4个输出分别是输入信号A、B的全部最小项任何组合逻辑函数都可以展开成最小项表达式，因此，用译码器可以实现任意组合逻辑电路n变量逻辑函数可以用n变量二进制译码器和门电路实现用译码器实现组合逻辑电路的优点是：不用化简函数，可以直接利用函数的最小项形式；用一个译码器可同时实现多输出函数4.用数据选择器设计组合电路用数据选择器可以实现组合逻辑函数的步骤如下：（1）选择数据选择器根据给定组合函数的变量数确定选用何种数据选择器通常数据选择器地址位数与给定函数的变量个数相等2）确定数据选择器地址端与设计函数输入变量的连接3）求数据选择器数据输入端的表达式4）画出逻辑电路图。

用数据选择器实现组合逻辑函数时应注意：（1）如果设计函数选择不同变量作为数据选择器的地址输入端，将得到不同的设计结果2）用数据选择器实现多输出函数时，每个输出函数都要单独使用一个数据选择器即数据选择器的数量与输出函数的个数相同五）VHDL语言的基本应用1.VHDL的基本组成VHDL可以把任何复杂的电路视为一个模块，一个模块分为三个组成部分：程序包、设计实体和结构体程序包是设计中的子程序和公用数据类型的集合，每个模块中的程序包有IEEE标准程序包或设计者自身设计的程序包，调用的数量不限模块中仅有一个设计实体，设计实体提供该设计模块的端口信息，是VHDL设计电路的最基本部分结构体描述的是实体的内部电路，描述实体内部的硬件互连关系、数据的传输和变换等一个实体可以对应多个结构体，每个结构体可以代表该硬件的某一方面特性，例如行为特性，结构特性2.VHDL的行为描述在VHDL中，描述电路逻辑的程序称为行为描述，行为描述有并行行为描述、进程行为描述和顺序行为描述三种行为描述对应三种描述语句：并行语句、进程语句和顺序语句，这些语句可以独立成为行为描述体，又可以相互联系成为混合描述体3.VHDL的结构描述VHDL的结构描述，就是要描述电路由哪些子元件组成以及各个子元件之间的互连关系。

结构描述比行为描述更加具体化，行为描述的基本语句是进程语句，而结构描述的基本语句则是调用元件语句二、重点与难点重点：1.组合电路的基本概念组合电路的信号特点、电路结构特点以及逻辑功能特点2.组合电路的分析与设计 组合电路分析是根据已知逻辑图说明电路实现的逻辑功能组合电路设计是根据给定设计要求及选用的器件进行设计，画出逻辑图如果选用小规模集成电路SSI，设计方法比较规范且容易理解，用SSI设计是读者应掌握的最基本设计方法由于设计电路由门电路组成，所以使用门的数量较多，集成度低若用中规模集成电路MSI进行设计，没有固定的规则，方法较灵活无论是用SSI或MSI设计电路，关键是将实际的设计要求转换为一个逻辑问题，即将文字描述的要求变成一个逻辑函数表达式3.常用中规模集成电路的应用常用中规模集成电路有加法器、比较器、编码器、译码器、数据选择器和数据分配器等，重要的是理解外部引脚功能，能在电路设计时灵活应用4.竞争冒险现象竞争冒险现象的产生原因、判断是否存在竞争冒险现象以及如何消除难点：1.组合电路设计无论是用SSI还是用MSI设计电路，首先碰到的是如何将设计要求转换为逻辑问题，得到明确的真值表，这一步既是重点又是难点。

总结解决这一难点的方法如下：（1）分析设计问题的因果关系，分别确定输入变量、输出变量的个数及其名称2）定义逻辑变量0、1信号的含义无论输入变量、输出变量均有两个状态0、1，这两个状态代表的含义由设计者自己定义3）再根据设计问题的因果关系以及变量定义，列出真值表2.常用组合电路模块的灵活应用同样的设计要求，用MSI设计完成后，所得的逻辑电路不仅与所选芯片有关，而且还与设计者对芯片的理解及灵活应用能力有关读者可在下面的例题和习题中体会3.硬件描述语言VHDL的应用VHDL的应用非常灵活，同一个电路问题可以有不同的描述方法，初学者可以先仔细阅读已有的程序实例，再自行设计三、考核题型与考核重点1.概念与简答题型1为填空、判断和选择；题型2为叙述基本概念与特点建议分配的分数为3～6分2.综合分析与设计题型1为根据已知电路分析逻辑功能；题型2为根据给定的逻辑问题，设计出满足要求的逻辑电路建议分配的分数为6～12分第二节 典型题解&B&C&D&F&AXYZ例题3.1图例题3.1 分析例题3.1图所示电路的逻辑功能解：（1）根据已知逻辑电路，从输入端到输出端逐级求函数表达式： （2）根据输出函数表达式列出真值表如例题3.1表所示。

例题3.1表 真值表输 入输 出X Y ZF0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 101111110（3）根据真值表分析电路的逻辑功能分析例题3.1表，电路只有当输入取值不同时，输出为1；输入取值相同时，输出为0因此，例题3.1图所示的电路是三变量非一致电路例题3.2 试设计一个能判断两个二进制数字大、小和相等的电路，用门电路和译码器实现解：（1）根据题意设两个两位二进制数A和B为输入，用四个输入变量A1A0B1B0表示，A1A0表示数A，B1B0表示数B两个数的比较结果共有三种情况，分别为A＞B、A＝B和A＜B、，设三个输出变量FA、FA=B和FB分别表示这三种情况，输出FA取值为1表示A＞B，取值为0表示A≯B，FA=B和FB的0、1取值的定义相似2）根据题目对输入、输出变量提出的要求以及信号的定义，列写真值表如例题3.2表所示3）由真值表，求函数表达式方法一：作函数卡诺图，化简函数，得到简化后的函数表达式：例题3.2表 真值表输入输出输入输出A1 A0 B1 B0FA FA=B FBA1 A0 B1 B0FA FA=B FB0 0 0 00 1 01 0 0 01 0 00 0 0 10 0 11 0 0 11 0 00 0 1 00 0 11 0 1 00 1 00 0 1 10 0 11 0 1 10 0 10 1 0 01 0 01 1 0 01 0 00 1 0 10 1 01 1 0 11 0 00 1 1 00 0 1。