cadence约束规则设计.doc
10页
1， 添加库：setup/user preferences/paths/libraby 里面修改 padpath 和 psmpath如图2，线宽约束默认线宽 DEFUALT：8mil，过孔选择：VIA100-50-120电源线宽：20milSetup/constraints/physical/all layers option/create/physical cset/LW_20MIL把电源网络，地线，晶振管脚设置成 LW_20MIL在 net/all layers 下，将VCC12N,VCC12P,VCC1V2,VCC3V3，VCC5V,GND,GND1V2，CYVDD,OSC_POWER设置成 LW_20MILLW_12MIL 的线宽同上过孔为 VIA60-35-95，将 CS4272_LRCLK, CS4272_MCLK, CS4272_SCLK,DSP_CLKIN,MCBSP_CLKIN 设置成 LW_12MIL3，线间距约束在 spacing constraints set/all layers 下创建 Space_12mil 和 space_20mil 属性option/create/spacing cset/space_12MIL 和 space_20mil。
在 net/all layers 下将 CS4272_LRCLK, CS4272_MCLK, CS4272_SCLK,DSP_CLKIN,MCBSP_CLKIN 设置成 SPACE_12MIL将 OSC_CLK,REFIN,REF_OUT, REF2_OUT, REF4_OUT 设置为 SPACE_20MIL4，Xnet 设置Analyze/SI EMIsim/model browser,点击 library mgmt点击 set search path 后出现对话框，点击 add directory,把 minisystem 中的 sigxp.run 加进来然后选中选中加进来的路径，点击 check lib下一步，Analyze/SI EMIsim/model assignment ，对的模型进行修改点击 find model, 选中RARRAY33，点击 assign点击 OK，Xnet 设置完成5，设置总线将 EA2~EA20 设置为 ADDR_BUS，将 ED0~ED31 设置为 DATA_BUS选中后右击，create/bus 就可以了）6，T 型拓扑在约束管理器中的 electrical/net/routing/wiring 中，选中 EA2，右击点 sigXplorer。
在sigXplorer 界面中画出拓扑结构然后 set/constraints 中的 wiring 里然后 set/constraints 中的 wiring 里设置如下然后选 set/optional pins，点击 U8，右击 END，将 U8 设置为可选器件最后点 file/update constraint manager.在 Electrical constraints set 里把约束名字改为 ECSET_ADDR.回来，选中 EA3~EA20 右击，constraint set references，在对话框里选中 ECSET_ADDR数据总线 T 型拓扑同上7，线长约束在 Electrical constraints set 里，右击地址总线，打开 sigxplorer然后 set/constraints 中的 prop delay 里设置如下：点击 ADD然后 OK然后 file/update constraint manager.在 net/ruting/min/max prop delays 里可以看到设置后效果数据线设置同上Min delay 2000mil max delay：3000mil8，相对延迟在 Electrical constraints set 里，右击地址总线，打开 sigxplorer。
然后 set/constraints 中的 rel prop delay 里设置如下：。
