基于EDA技术设计数字频率计[解决方案].doc

基于EDA技术设计数字频率计关键字：EDA VHDL硬件描述语言数字频率计信息化应用调查投稿加入收藏发表评论好交推荐打印文本现代EDA技术的基本特征是采用高级语言描述，具有系统级仿真和综合能力.而VHDL语言有强大的行为 描述能力和多层次的仿真模拟，程序结构规范，设计效率较高，利用VHDL语言和CPLD器件设计数字频 率计，具有硬件电路简捷，体积小，设计灵活，性能稳定的优点VHDL具有支持自顶向下（Top to Down）的设计特点，在顶层进行系统的结构设计，在方 框图一级用VHDL对电路的行为进行描述，并仿真和纠错，然后在系统一级进行验证，最 后用逻辑综合优化工具生成具体的门级逻辑电路网表，下载到具体的CPLD器件中去本 文利用VHDL语言和CPLD器件设计数字频率计，具有设计灵活，芯片体积小的特点1、数字频率计的基本设计原理本文的数字频率计按照计算每秒内待测信号的脉冲个数的原理设计，其原理框图如图1 所示信号整形电路膨冲发生器数码显示图1数字频率计原理框图工作过程：脉冲发生器输入1Hz的标准信号，经过测频控制信号发生器2分频后产生一 个脉宽为1秒的时钟信号，以此作为计数闸门信号测量时，将被测信号通过信号整形电 路，产生同频率的矩形波，输入计数器作为时钟。

当计数闸门信号高电平有效时，计数器开 始计数，并将计数结果送入锁存器中设置锁存器的好处是显示的数据稳定，不会由于周期 性的清零信号而不断闪烁最后将锁存的数值译码并在数码管上显示2、VHDL的设计实现2.1设计频率计的核心是设计一个测频控制信号发生器，产生测量频率的控制时序这里 控制信号elk取为1Hz, 2分频后就是计数闸门信号testes当testen为高电平时开始计数, 在testen的下降沿，要产生一个锁存信号lock（它是testen取反的值，上跳沿有效）；锁存 数据后，还要在下次tester. 升沿到来之前产生清零信号clear（上跳沿有效），为下次计数 作准备，它滞后lock信号0.5秒：本文设计的频率计测量范围在10kHz以内，测频控制信 号发生器各信号之间的时序关系见图2所示图2测频控制信号发生器的控制时序2.2在VHDL的实现过程中，其顶层的逻辑图如图3所示，由一个测频控制信号发生器TESTCTL, 4个有时钟功能的十进制计数器CNTIO,—个16位锁存器REGI6B组成DIX [3..0]DIN [7 .4]DIN [11..S]CNT10CNT10CNT10CNT10 ,wor s图3 4位十进制数字频率计顶层逻辑图在此给出顶层描述的VHDL程序，测频控制模块、计数模块、锁存模块等编写较为简单, 限于篇幅略过。

LIBRARY IEEE;USE 1ESTDJjOC]C,1 164ALL;USE 1EEESTD JjOGIC_UgCNEDj\LUENTITY plj ISPORT的in： IN STDJXXJIC; 待剖信号elk： IN STO.LOCIC; IHi 基准时钟dout OUT STDjnaC.VECT0R(15 DOWNTO OJk 计败结果ENDplj；ARCHITECTURE behmr OF 询 ISSIGNAL ieiSn)_LOGIQ 计 ttl?使能信号SIGNAL clear STO.LOC1C; 计数器清等信号SIGNAL 味 STD,LOCiC_VECrOR(15 DOWgOk 计数值BEGINPROCESS(dk)BEGINIF elk event AND dk= 1 THEN te>tcn<=NOT lesten; 对1Hz时钟2分fllEND IF;END PROCPROCESS (cit testen)BEGIN IF clk^ 01 AND tttten (T THEN clears1 lf; 产生计数器清零信号ELSE dearcx* (X;END IF;END PROCPROCESS(fein)BEGINIFclog，1 THEN fig<=”0000000000000000”；E151F 如event AND WP1HENIF fig (11 DOWNTO O) noonooiioor THEN fig <= fig+"011001100111-; —999进位ELSIF Gg (7 DOWNTO g "10011001* THEN 标。

fig ♦ "01100111”；—99雌ELSIF 通DOWNTO* ・1001・ TIEN <= fig+P111*—9进位ELSECg5"「；END IF;EXDIF;END PROCESS；PROCESSftMien, fig)BEGINIF trslenevenl AND ieBten-O* THEN douK= 6g 精出镇存信号END IF;END PROCESS;ENDbehtv；利用MAX+plus II对VHDL的源设计进行编译、优化，能顺利通过软件仿真（限于篇幅, 仿真波形图在此略过）并下载到EDA实验平台上进行硬件验证目标芯片选用Ahera公 司生产的ACEX1K303、结束语和以往的设计相比，利用EDA技术设计的数字频率计，具有硬件电路简捷，集成度高 性能稳定的优点这种设计方法效率高，风格灵活，体现了现代电子电路设计的先进思想 由于具备这些优点，EDA技术必将在新的世纪有着无限广阔的发展前景本文为授权转载文章，任何人未经原授权方同意，不得复制、转载、摘编等任何方式进行使用，e-works 不承担由此而产生的任何法律责任！如有异议请及时告之，以便进行及时处理联系方式： editor@e- tel： 027-87592219/20/21 □[sizc=5]Di, D2, D3, D4, D5, D6, D7, D8 为输入信号,QI, Q2, Q3, Q4, Q5, Q6, Q7, Q8 为输出信 号。

它的逻辑关系为：若ONE=l,则Q1...Q8输出为高阻态；若ONES,则QI ...Q8输出为保存在锁存器中的信号值若G=l, D1...D8输入的信号被锁存入74373中；若G=0, D1...D8保持原先锁入的信号值下面使用VHDL语言，采用传统的自下而上的方法设计74373首先设计锁存器(Latch),将实现Latch的VHDL程序保存在文件latch.vhd中LIBRARY IEEE;USE TEEE.STD_L0GIC_1164.ALL;ENTITY Latch ISPORT ( D: IN STD.LOGIC;ENA : IN STD_LOGIC;Q : OUT STD.LOGIC );END Latch;ARCHITECTURE one OF Latch ISSIGNAL sig_save : STD.LOGIC;BEGINPROCESS ( D,ENA)BEGINIFENA =，1THENSig_save <= D;END IF;Q <= sig_save;END PROCESS;END one;SN74LS373的VHDL语言设计程序如下：LIBRARY IEEE;USE IEEE.STD LOGIC II64.ALL;ENTITY SN74373 ISPORT (D:IN STD_LOGIC_VECTOR( 8 DOWNTO 1);OEN, G : IN STD.LOGIC;Q : OUT STD_LOGIC_VECTOR( 8 DOWNTO 1 ));END SN74373;ARCHITECTURE one OF SN74373 ISCOMPONENT LatchPORT ( D, ENA: IN STD_LOGIC;Q : OUT STD_LOGIC);END COMPONENT;SIGNAL sig.mid : STD_LOGIC_VECTOR(8 DOWNTO 1);BEGINGeLatch : FOR iNum IN 1 TO 8 GENERATELatchx : Latch PORT MAP( D(iNuin), G, sig_mid(iNuin));END GENERATE;Q <= sig_mid WHEN OEN = O ELSE ZZZZZZZZ";END one：ARCHITECTURE two OF SN74373 ISSIGNAL sigvec_save : STD_LOGIC_VECTOR( 8 DOWNTO 1);BEGINPROCESS ( D, OEN, G)BEGINIF OEN =。

THENQ <= sigvec_save;ELSEQ <= "ZZZZZZZZ”；END IF;IFG = TTHENSigvec_save <= D;END IF;END PROCESS;END two;。