补-数字逻辑2.ppt

2.1常用组合逻辑部件分析,译码器 数据选择器 数据分配器,2.1.1译码器,译码——把具有特定含义的二进制代码识别出来的过程,译码器是编码器的逆过程,在数字系统中,编码器和译码器成对存在,译码器,,译码器——,♦ 特点：多输入、多输出的组合逻辑电路,译码器,,⑴ 多一译码器,例：二进制译码器,♦ 分类,,多一译码器 一多译码器 多多译码器,(二进制译码器) (二-十进制编码器)即十进制/8421码 (数字显示译码器),（1）定义 ：能将n个输入变量变换成2n个输出函数，且输出函数与输入变量构成的最小项具有对应关系的一种多输出组合逻辑电路▲ 二进制译码器一般具有n个输入端、2n个输出端和一个(或多个)使能输入端；,（2）特点 ：,▲ 使能输入端为有效电平时，对应每一组输入代码，仅一个输出端为有效电平，其余输出端为无效电平（与有效电平相反)▲ 有效电平可以是高电平(称为高电平译码)，也可以是低电平(称为低电平译码)♦ 常见的MSI二进制译码器： 2-4线(2输入4输出)译码器 3-8线(3输入8输出)译码器 4-16线(4输入16输出)译码器等译码器,,例：3－8译码器,例：3－8译码器,,逻辑符号:,例：3－8译码器,,C—— A2 B—— A1 A—— A0,译码器在数字系统中的应用非常广泛 ，它的典型用途是—— 实现存储器的地址译码、控制器中的指令译码、代码翻译、显示译码等。

除此之外，还可用译码器实现各种组合逻辑功能译码器应用,① 分析： A9 A8 A7 A6 A5 A4 A3……A0 A设备 0 0 0 0 1 0 X X X X B设备 0 0 0 1 0 0 X X X X C设备 0 0 0 1 1 1 X X X X,例 ）某计算机用地址A9～A0选择外设，假设设备A、B、C的选择地址分别为：20H～2FH、40H～4FH、70H～7FH，请设计地址译码器用3：8译码器实现,Y2,Y4,Y7,,,,（1）地址译码：,译码器应用,,例 ）,,② 设计：,,,,,,,,,,,,,A6,A5,A4,A7,A8,A9,A,B,C,40H～4FH,,70H～7FH,,译码器应用,例）分析下面电路，写出该译码器选择的 地址范围，以及Y0、Y1、Y2的地址译 码范围C B A G1 G2A G2B,,,,,,,,,,,,,,,,,,,,,,,,,74LS138,Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7,A11,A10,A9,A12,A13,A14,Y0,Y1,Y2,,,,A15,解：① 1000H～1FFFH ② Y0： 1000H～11FFH Y1： 1200H～13FFH Y2： 1400H～15FFH,,,,,,,,,,,,2.1.2 数据选择器,,♦ 数据选择器(MUX)功能： ① 从多路输入中选择一个送往输出端,② 选择哪一路输入传送到输出端由当时的 控制信号决定； ③ 用途：实现多通道的数据传送。

ST,,A1,A0,,,,,,,,,,,,,,,,,,,,,,,,,F,,a0,,,,,,,,,,,,,a1,a2,a3,四选一,2、真值表,3、逻辑功能： 4 选1数据选择器,,,,,S1,A1,A0,Y 1,1,0,0 0 0,×,0,0,D0,D1,D2 D3,,,4、74LS153为双4选1，相当于“双刀四掷”开关， 地址端A1、A0公用， 使能端、数据端、输出端独立① 也称多路分配器，是一路输入、多路输出的组合逻辑器件； ② 一路输入信号传送到哪一路输出端由当时的控制信号决定；,2.1.3 数据分配器（DEMUX）,♦ 数据分配器功能：,与数据选择器的用途相反，它们配合使用，实现多通道的数据传送；,♦ 数据分配器用途：,1:4 数据分配器,数据分配器,,例：双1:4线数据分配器 74XX155,2.2 时序逻辑,◎什么是时序逻辑 ◎锁存器（Latch） ◎触发器（Flip Flop） ◎寄存器（Register） ◎计数器（Counter）,什么是时序逻辑,组合电路是：电路某一时刻的输出（Z1，…，Zm）仅仅决定于该时刻的输入（x1，…，xn），与以前各时刻的输入无关 时序电路是：电路某一时刻的输出（Z1，…，Zm）不仅决定于该时刻的输入（x1，…，xn），还与前一时刻的状态 (y1，…，ys) 有关。

前一时刻的状态就是存储电路的输出输出方程,驱动方程,状态方程,Y(tn)=F[X(tn),Q(tn)],Z(tn)=G[X(tn),Q(tn)],Qn+1 (tn+1) =H[Z(tn),Qn(tn)],（激励方程）,,一、功能描述 1、表达式：,其它功能描述方法： 2、状态转换真值表 3、状态转换图 4、时序图,,二、分类 1、按动作特点分类： （即按FF状态更新是否受同一时钟脉冲控制分类）： （1）同步时序逻辑电路：同一CP （2）异步时序逻辑电路：不同CP 2、按输出信号的特点分类：（即组合电路的繁简程度） （1）Mealy（米里）型：输出取决于电路的状态，即输入 Y(tn)=F[X(tn),Q(tn)] （2）Moore（摩尔）型：输出仅仅取决于电路的状态 Y(tn)=F[Q(tn)] 注：有些电路没有组合逻辑电路；有些电路没有输入信号数字电路不仅需要运算，还需要保存、记忆 存储一位二值信号的基本单元电路称为触发器,2.2.1 触发器概述,1、触发器的基本特点： （1）具有两个能自行保持的稳定状态，表示逻辑0和1， 或二进制数的0和1 （2）根据不同的输入信号可以置成1或02、触发器的分类 （1）、按结构分类：,基本RS触发器，同步RS触发器， 主从触发器，维持阻塞触发器，边沿触发器,（2）、按功能分类：,RS触发器，JK触发器，D触发器，T触发器,（3）、按触发方式分：电位触发方式、 主从触发方式及边沿触发方式。

一）触发器的逻辑功能及其描述方法（时钟FF）,1、RS触发器,,,（1）特性表,（2）特性方程,（3）状态转换图,,（4）逻辑符号,2、JK触发器,,（1）特性表,,,（3）状态转换图,（2）特性方程,（4）逻辑符号,,,,3、D触发器,1 1 1,* 驱动表,,D,Qn Qn+1,,0 0 0,,,,0 1 1,1 0 0,,（1）特性表,,（3）状态转换图,（2）特性方程,,,,（4）逻辑符号,2.2.2 若干常用时序逻辑电路,2.2.2.1 寄存器和移位寄存器,一. 寄存器（直观分析法）,用途：是存放二进制代码的逻辑部件 组成：时钟触发器均可组成寄存器 （同步型、主从型、边沿型） 1、74LS75 四位D锁存器 组成：双二位锁存器 FF0、FF1共用CPA FF2、FF3共用CPB 原理：CP＝1期间，送数，Q随D改变； CP＝0时，D状态锁存， 所以，通常要求保证D信号不变2. 74LS175,,74LS175是用维持阻塞触发器 组成的四位寄存器， 可寄存4位二值代码 CP上升沿触发， RD为异步清0端，低电平有效， D0～D3为并行数据输入端， Q0～Q3为输出端。

74LS175 功能表,,,,二. 移位寄存器,功能：寄存、移位 所谓移位，即寄存器中的代码在移位脉冲的作用下依次左移或右移 用途：实现数据的串行—并行转换；数值的运算（乘法、除法运算）,,,1、单向移位寄存器 （1）由边沿D触发器组成的移位寄存器 Di:串行输入；Do:串行输出 工作原理：每来一个CP ，右移一位，例如Di＝1011时，移动情况见表5.3.1，电压波形见图5.3.5图5.3.5 电压波形,可以实现串入并出、串入串出2）、由主从JK触发器构成的移位寄存器,,每来一个CP ，右移一位,2、双向移位寄存器 74LS194A 组成：DIR、DIL；D0～D3；RD；CP；S1、S0；Q0～Q3 功能：可以左移、右移；并行送数；保持；（均由S1、S0控制） 异步清0（RD）DSR：右移串行输入端,DSL：左移串行输入端,D3~ D0：并行输入端,Q3~ Q0：数据输出端,CP：时钟脉冲输入端,上升沿触发,控制端：,（1） S1 S0=00，CP上升沿到后，输出不变2） S1 S0 =01，CP上升沿到后，右移3） S1 S0 =10，CP上升沿到后，左移4） S1 S0 =11，CP上升沿到后，并行输入。

管脚图,,原理：以FF1为例 FF1的输入控制电路组成是一个具有互补输出的四选一数据选择器表达式：,自扩展：用两片74LS194A接成8位双向移位寄存器,,左片Q3  右片DIR；右片Q0  左片DIL 两片的S1、S0、CP、RD全部并联,,例: 使八个灯从左至右依次变亮,再从左至右依 次熄灭，应如何连线?,,,,,….,….,右移 8 个 1，再右移 8 个 0,5V,5V,,,,计数器在数字系统中应用十分广泛，是一种具有记忆功能的电路，用以累计输入脉冲的个数、实现计数操作功能，通常用触发器构成各种形式的计数器计数器（Counter）,3.2.2.2,1． 按进位方式分 （1）同步计数器：有一个公共时钟脉冲，各个触发器的状态转换是在该公共输入计数脉冲作用下同时发生的，即各个触发器状态的翻转与输入脉冲同步 （2）异步计数器：没有公共时钟脉冲，输入计数脉冲只作用于某些触发器的CP端，而其它触发器的翻转是靠低位的进位信号因此，组成计数器的各个触发器的状态变化不是同时发生的计数器的分类,2．按进位制分 （1）二进制计数器：按二进制数运算规律进行计数的电路称作二进制计数器 （2）十进制计数器：按十进制数运算规律进行计数的电路称作十进制计数器。

（3）任意进制计数器：二进制计数器和十进制计数器之外的其它进制计数器统称为任意进制计数器如三进制计数器、六进制计数器等计数器的分类,3．按逻辑功能分 （1）递增计数器：随着计数脉冲的输入，计数器的数是递增的，则为递增计数器 （2）递减计数器：随着计数脉冲的输入，计数器的数是递减的，则为递减计数器 （3）可逆计数器：随着计数脉冲的输入，计数器的数是可增可减的则为可逆计数器计数器的分类,四位二进制同步计数器74LS161,四个主从J-K触发器构成,(1) 逻辑符号,D  A:高位低位（预置数）,CLK: 时钟输入,CLR: 异步清零，低电平有效LOAD: 同步预置，低电平有效QD  QA:高位低位,ENP、ENT：使能端，多片级连RCO：进位功能表,进位方程： C = Q3Q2Q1Q0 · ET,同步预置,异步置0,1)异步清除：当R=0，输出“0000”状态，与CP无关2)同步预置：当R=1，LD=0，在CP上升沿时，输出 端反映输入数据的状态3)保持：当R=LD=1时，各触发器均处于保持状态4)计数：当LD = R =EP=ET = 1时，按二进制自然码 计数 若初态为0000,15个CP后，输出为 “1111”，进位RCO = TQAQBQCQD =1。

第16个 CP作用后，输出恢复到0000状态，RCO = 02) 功能,。